JPH0335846B2 - - Google Patents
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- JPH0335846B2 JPH0335846B2 JP57101592A JP10159282A JPH0335846B2 JP H0335846 B2 JPH0335846 B2 JP H0335846B2 JP 57101592 A JP57101592 A JP 57101592A JP 10159282 A JP10159282 A JP 10159282A JP H0335846 B2 JPH0335846 B2 JP H0335846B2
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- 230000003321 amplification Effects 0.000 claims description 27
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 27
- 230000010354 integration Effects 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000004804 winding Methods 0.000 description 2
- 101150015217 FET4 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
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- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は、BTL構成の出力段パルス増幅回
路を持つパルス幅変調増幅器に関するもので、特
に新規な形で帰還をかけるようにしたパルス幅変
調増幅器に関する。
路を持つパルス幅変調増幅器に関するもので、特
に新規な形で帰還をかけるようにしたパルス幅変
調増幅器に関する。
パルス幅変調増幅器は、例えばオーデイオ信号
等の入力信号を振幅に応じたデユーテイー比を持
つパルス信号に変換してパルス信号の形で効率の
よい増幅を行ない、しかる後復調を行なつて出力
を得るものである。このようなパルス幅変調増幅
器においては、通常、歪を低減させるために負帰
還を施すことが不可欠である。
等の入力信号を振幅に応じたデユーテイー比を持
つパルス信号に変換してパルス信号の形で効率の
よい増幅を行ない、しかる後復調を行なつて出力
を得るものである。このようなパルス幅変調増幅
器においては、通常、歪を低減させるために負帰
還を施すことが不可欠である。
ところで、この種のパルス幅変調増幅器におい
て電源利用効率を更に向上させるには、出力段の
パルス増幅回路をBTL構成にすることが望まし
い。しかしながらBTL構成にすると、出力が平
衡（接地電位に対して対称）になるため、通常の
不平衡形の入力段に対してそのままの形で帰還を
かけることが不可能になつてしまう。この場合、
BTL出力段の各パルス増幅回路に個別に入力段
を設け、各々の出力段，入力段間において負帰還
をかけることが考えられるが、このような構成で
は単一の入力段に帰還をかける場合に比べて回路
部品の点数が２倍となつてしまい極めて不経済で
ある。
て電源利用効率を更に向上させるには、出力段の
パルス増幅回路をBTL構成にすることが望まし
い。しかしながらBTL構成にすると、出力が平
衡（接地電位に対して対称）になるため、通常の
不平衡形の入力段に対してそのままの形で帰還を
かけることが不可能になつてしまう。この場合、
BTL出力段の各パルス増幅回路に個別に入力段
を設け、各々の出力段，入力段間において負帰還
をかけることが考えられるが、このような構成で
は単一の入力段に帰還をかける場合に比べて回路
部品の点数が２倍となつてしまい極めて不経済で
ある。
この発明は、以上の事情に鑑み、出力段を
BTL構成にする場合、極めて簡単な回路構成で
確実な帰還をかけることができるパルス幅変調増
幅器を提供することを目的としている。
BTL構成にする場合、極めて簡単な回路構成で
確実な帰還をかけることができるパルス幅変調増
幅器を提供することを目的としている。
上記課題を解決するため、特許請求の範囲第１
項記載の発明にあつては、負荷の両端を互いに逆
相のパルス出力信号で駆動する第１，第２のパル
ス増幅回路と、これら第１，第２のパルス増幅回
路の一方のパルス出力信号から他方のパルス出力
信号を引算する引算回路と、この引算回路のパル
ス出力信号と増幅すべき信号との差を積分する積
分回路と、この積分回路の出力信号とキヤリア信
号との大小関係を比較し、かつ比較出力によつて
前記第１，第２のパルス増幅回路を駆動する比較
器とを有してなることを特徴としている。
項記載の発明にあつては、負荷の両端を互いに逆
相のパルス出力信号で駆動する第１，第２のパル
ス増幅回路と、これら第１，第２のパルス増幅回
路の一方のパルス出力信号から他方のパルス出力
信号を引算する引算回路と、この引算回路のパル
ス出力信号と増幅すべき信号との差を積分する積
分回路と、この積分回路の出力信号とキヤリア信
号との大小関係を比較し、かつ比較出力によつて
前記第１，第２のパルス増幅回路を駆動する比較
器とを有してなることを特徴としている。
また、特許請求の範囲第２項記載の発明にあつ
ては、負荷の両端を互いに逆相のパルス出力信号
で駆動する第１，第２のパルス増幅回路と、これ
ら第１，第２のパルス増幅回路の一方のパルス出
力信号から他方のパルス出力信号を引算する引算
回路と、この引算回路のパルス出力信号と増幅す
べき信号との差と、前記増幅すべき信号とキヤリ
ア信号との差とを加算するとともに加算結果を積
分する積分回路と、この積分回路の出力信号と所
定値との大小関係を比較し、かつ比較出力によつ
て前記第１，第２のパルス増幅回路を駆動する比
較器とを有してなることを特徴としている。
ては、負荷の両端を互いに逆相のパルス出力信号
で駆動する第１，第２のパルス増幅回路と、これ
ら第１，第２のパルス増幅回路の一方のパルス出
力信号から他方のパルス出力信号を引算する引算
回路と、この引算回路のパルス出力信号と増幅す
べき信号との差と、前記増幅すべき信号とキヤリ
ア信号との差とを加算するとともに加算結果を積
分する積分回路と、この積分回路の出力信号と所
定値との大小関係を比較し、かつ比較出力によつ
て前記第１，第２のパルス増幅回路を駆動する比
較器とを有してなることを特徴としている。
以下、この発明の実施例を図面を参照しながら
詳細に説明する。
詳細に説明する。
第１図は、この発明によるパルス幅変調増幅器
の第１の実施例を示す回路図である。この図に示
すパルス幅変調増幅器は、帰還ループ内において
キヤリア信号を入力する方式のものである。
の第１の実施例を示す回路図である。この図に示
すパルス幅変調増幅器は、帰還ループ内において
キヤリア信号を入力する方式のものである。
まず、この第１図のパルス幅変調増幅器の概略
構成を述べると、符号１は増幅すべき信号eiが入
力される積分回路を示し、また符号２はこの積分
回路の出力信号とキヤリア信号ecとを比較する比
較器を示している。また符号３は比較器２の出力
を同相で増幅する第１のパルス増幅回路であり、
符号４は前記比較器２の出力を逆相で増幅する第
２のパルス増幅回路である。そして、これら第
１，第２のパルス増幅回路３，４はBTL接続さ
れてスピーカ５（負荷）の両端を互いに逆位相の
信号で駆動するようになつている。また、符号６
は前記パルス増幅回路４の出力信号からパルス増
幅回路３の出力信号を引算する引算回路であり、
この引算回路６の出力信号は前記積分回路１へ帰
還されている。
構成を述べると、符号１は増幅すべき信号eiが入
力される積分回路を示し、また符号２はこの積分
回路の出力信号とキヤリア信号ecとを比較する比
較器を示している。また符号３は比較器２の出力
を同相で増幅する第１のパルス増幅回路であり、
符号４は前記比較器２の出力を逆相で増幅する第
２のパルス増幅回路である。そして、これら第
１，第２のパルス増幅回路３，４はBTL接続さ
れてスピーカ５（負荷）の両端を互いに逆位相の
信号で駆動するようになつている。また、符号６
は前記パルス増幅回路４の出力信号からパルス増
幅回路３の出力信号を引算する引算回路であり、
この引算回路６の出力信号は前記積分回路１へ帰
還されている。
以下、このパルス幅変調増幅器の構成を詳述す
ると、積分回路１は、演算増幅器７と、同演算増
幅器７の出力端子と反転入力端子との間に介挿さ
れたコンデンサ８（値Ｃ）と、同反転入力端子に
一端が接続された抵抗９（値Ｒ）とから構成さ
れ、入力端子１０ａと接続端子１０ｂとの間に印
加された信号ei（増幅すべき信号）がこの演算増
幅器７の非反転入力端子に入力されるようになつ
ている。この演算増幅器７の出力端子は比較器２
の入力端子に接続されている。比較器２の入
力端子にはキヤリア信号源１１が発生する三角波
状のキヤリア信号ecが供給されている。この場
合、キヤリア信号ecの周波数は前記信号eiの上限
周波数より充分高い一定値となつている。この比
較器２の出力は、反転形のパルス増幅回路４を構
成する電力形電界効果トランジスタ（以下、パワ
ーFETと略称する。）４ａ，４ｂの両ゲートに供
給されると共に、非反転形のパルス増幅回路３を
構成する反転増幅器１２およびこれに続くパワー
FET３ａ，３ｂの両ゲートに供給されている。
パワーFET３ａ，４ａの両ソースとパワーFET
３ｂ，４ｂの両ソースとの間には電源１３から電
源電圧Ｅが供給されている。この場合、電源１３
の正負両電源端子間には抵抗値の等しい抵抗１４
ａ，１４ｂ（値は共にｒ）が順次直列に接続され
ると共に、これら両抵抗１４ａ，１４ｂの接続点
はボルテージフオロワ回路１５を介して接地さ
れ、これによつて前記パワーFET３ａ，４ａの
両ソースへの印加電圧と、前記パワーFET３ｂ，
４ｂの両ソースへの印加電圧が各々＋Ｅ／２と−Ｅ／２ に保持されるようになつている。一方、前記パワ
ーFET３ａ，３ｂの両ドレインは共通接続され
ると共に、トランス１６の一方の巻線１６ａと端
子１７ａを順次介してスピーカ５の一端に接続さ
れ、前記パワートランジスタ４ａ，４ｂの両ドレ
インは共通接続されると共に、トランス１６の他
方の巻線１６ｂと端子１７ｂを順次介してスピー
カ５の他端に接続されている。そして端子１７ａ
と端子１７ｂとの間にはコンデンサ１８が介挿さ
れている。この場合、トランス１６とコンデンサ
１８は、パルス増幅回路３，４の出力中のキヤリ
ア信号成分を阻止するフイルタ回路を構成してい
る。他方、前記パワーFET３ａ，３ｂの共通ド
レインは抵抗１９ａ（値R1）を介して演算増幅器
２０の反転入力端子に接続され、パワーFET４
ａ，４ｂの共通ドレインは抵抗１９ｂ（値R′1）を
介して同演算増幅器２０の非反転入力端子に接続
されている。そしてこの演算増幅器２０の非反転
入力端子と接地点との間には抵抗２１ｂ（値R′2）
が介挿され、また同演算増幅器２０の反転入力端
子と出力端子との間には抵抗２１ａ（値R2）が介
挿され、また同演算増幅器２０の出力端子は前記
抵抗９の他端に接続されている。この場合、抵抗
１９ａ，１９ｂ，２１ａ，２１ｂの各値はR2／R1＝ R′2／R′1となるように設定されており、これら抵抗と 演算増幅器２０とによつて、前記パワーFET４
ａ，４ｂの共通ドレイン電圧から前記パワー
FET３ａ，３ｂの共通ドレイン電圧を引算する
引算回路６が構成されている。
ると、積分回路１は、演算増幅器７と、同演算増
幅器７の出力端子と反転入力端子との間に介挿さ
れたコンデンサ８（値Ｃ）と、同反転入力端子に
一端が接続された抵抗９（値Ｒ）とから構成さ
れ、入力端子１０ａと接続端子１０ｂとの間に印
加された信号ei（増幅すべき信号）がこの演算増
幅器７の非反転入力端子に入力されるようになつ
ている。この演算増幅器７の出力端子は比較器２
の入力端子に接続されている。比較器２の入
力端子にはキヤリア信号源１１が発生する三角波
状のキヤリア信号ecが供給されている。この場
合、キヤリア信号ecの周波数は前記信号eiの上限
周波数より充分高い一定値となつている。この比
較器２の出力は、反転形のパルス増幅回路４を構
成する電力形電界効果トランジスタ（以下、パワ
ーFETと略称する。）４ａ，４ｂの両ゲートに供
給されると共に、非反転形のパルス増幅回路３を
構成する反転増幅器１２およびこれに続くパワー
FET３ａ，３ｂの両ゲートに供給されている。
パワーFET３ａ，４ａの両ソースとパワーFET
３ｂ，４ｂの両ソースとの間には電源１３から電
源電圧Ｅが供給されている。この場合、電源１３
の正負両電源端子間には抵抗値の等しい抵抗１４
ａ，１４ｂ（値は共にｒ）が順次直列に接続され
ると共に、これら両抵抗１４ａ，１４ｂの接続点
はボルテージフオロワ回路１５を介して接地さ
れ、これによつて前記パワーFET３ａ，４ａの
両ソースへの印加電圧と、前記パワーFET３ｂ，
４ｂの両ソースへの印加電圧が各々＋Ｅ／２と−Ｅ／２ に保持されるようになつている。一方、前記パワ
ーFET３ａ，３ｂの両ドレインは共通接続され
ると共に、トランス１６の一方の巻線１６ａと端
子１７ａを順次介してスピーカ５の一端に接続さ
れ、前記パワートランジスタ４ａ，４ｂの両ドレ
インは共通接続されると共に、トランス１６の他
方の巻線１６ｂと端子１７ｂを順次介してスピー
カ５の他端に接続されている。そして端子１７ａ
と端子１７ｂとの間にはコンデンサ１８が介挿さ
れている。この場合、トランス１６とコンデンサ
１８は、パルス増幅回路３，４の出力中のキヤリ
ア信号成分を阻止するフイルタ回路を構成してい
る。他方、前記パワーFET３ａ，３ｂの共通ド
レインは抵抗１９ａ（値R1）を介して演算増幅器
２０の反転入力端子に接続され、パワーFET４
ａ，４ｂの共通ドレインは抵抗１９ｂ（値R′1）を
介して同演算増幅器２０の非反転入力端子に接続
されている。そしてこの演算増幅器２０の非反転
入力端子と接地点との間には抵抗２１ｂ（値R′2）
が介挿され、また同演算増幅器２０の反転入力端
子と出力端子との間には抵抗２１ａ（値R2）が介
挿され、また同演算増幅器２０の出力端子は前記
抵抗９の他端に接続されている。この場合、抵抗
１９ａ，１９ｂ，２１ａ，２１ｂの各値はR2／R1＝ R′2／R′1となるように設定されており、これら抵抗と 演算増幅器２０とによつて、前記パワーFET４
ａ，４ｂの共通ドレイン電圧から前記パワー
FET３ａ，３ｂの共通ドレイン電圧を引算する
引算回路６が構成されている。
次に以上の構成におけるこの実施例の動作を第
２図のタイムチヤートを参照して説明する。
２図のタイムチヤートを参照して説明する。
まず、第２図イに示す時刻toにおいて、実線で
示すキヤリア信号ecと、一点鎖線で示す演算増幅
器７の出力信号exとの関係がex＞ecなる関係で
あつたとする。この場合、比較器２の出力信号
epは、第２図ロに示すようにローレベルであり、
したがつて、パワーFET３ａ，３ｂの共通ドレ
インの信号eoは、同図ハに示すように、略電圧
−Ｅ／２、またパワーFET４ａ，４ｂの共通ドレイ ンの信号ｏは同図ニに示すように略電圧Ｅ／２で あるから、演算増幅器２０の出力信号efは略R2／R1 Ｅとなつている。一方、演算増幅器７の反転入力
端子の電圧は、帰還が施された演算増幅器の性質
から常に信号eiの電圧に等しい。したがつて、前
記時刻toにおいては、抵抗９とコンデンサ８を順
次介し演算増幅器７の出力端子に向つて R2／R1Ｅ−ei／Ｒ ……(1) なる電流が流れ、これによつて信号exの電圧は
下降する。
示すキヤリア信号ecと、一点鎖線で示す演算増幅
器７の出力信号exとの関係がex＞ecなる関係で
あつたとする。この場合、比較器２の出力信号
epは、第２図ロに示すようにローレベルであり、
したがつて、パワーFET３ａ，３ｂの共通ドレ
インの信号eoは、同図ハに示すように、略電圧
−Ｅ／２、またパワーFET４ａ，４ｂの共通ドレイ ンの信号ｏは同図ニに示すように略電圧Ｅ／２で あるから、演算増幅器２０の出力信号efは略R2／R1 Ｅとなつている。一方、演算増幅器７の反転入力
端子の電圧は、帰還が施された演算増幅器の性質
から常に信号eiの電圧に等しい。したがつて、前
記時刻toにおいては、抵抗９とコンデンサ８を順
次介し演算増幅器７の出力端子に向つて R2／R1Ｅ−ei／Ｒ ……(1) なる電流が流れ、これによつて信号exの電圧は
下降する。
そして、第２図イに示す時刻t1において、キヤ
リア信号ecと、信号exとの関係がex＞ecなる関
係からex＜ecなる関係に移行したとすると、信
号epはローレベルからハイレベルに移行し、ま
た信号eoは電圧−Ｅ／２から電圧Ｅ／２へ、また信号 ｅｏは電圧Ｅ／２から電圧−Ｅ／２へ各々移行する。こ の結果、信号efは電圧R2／R1Ｅから電圧−R2／R1Ｅに 移行し、これによつて演算増幅器７の出力端子か
らコンデンサ８と抵抗９を順次介して、 ei＋R2／R1Ｅ／Ｒ ……(2) なる電流が流れるようになる。この結果、信号
exの電圧は、第２図イの期間T1に示すように(2)
式の電流に従つて上昇する。
リア信号ecと、信号exとの関係がex＞ecなる関
係からex＜ecなる関係に移行したとすると、信
号epはローレベルからハイレベルに移行し、ま
た信号eoは電圧−Ｅ／２から電圧Ｅ／２へ、また信号 ｅｏは電圧Ｅ／２から電圧−Ｅ／２へ各々移行する。こ の結果、信号efは電圧R2／R1Ｅから電圧−R2／R1Ｅに 移行し、これによつて演算増幅器７の出力端子か
らコンデンサ８と抵抗９を順次介して、 ei＋R2／R1Ｅ／Ｒ ……(2) なる電流が流れるようになる。この結果、信号
exの電圧は、第２図イの期間T1に示すように(2)
式の電流に従つて上昇する。
次に、期間T1が経過し、信号exの電圧とキヤ
リア信号ecの電圧との関係が逆転すると、信号
epがハイレベルからローレベルに移行するから、
信号eoは電圧Ｅ／２から電圧−Ｅ／２へ、信号ｏは 電圧−Ｅ／２から電圧Ｅ／２へ、また、信号efは電圧− R2／R1Ｅから電圧R2／R1Ｅへ各々移行する。この結果、 抵抗９とコンデンサ８を順次介して演算増幅器７
の出力端子に向つて前記(1)式で示した電流が流れ
るようになり、これによつて、信号exの電圧は、
第２図イの期間T2に示すように(1)式の電流に従
つて下降する。
リア信号ecの電圧との関係が逆転すると、信号
epがハイレベルからローレベルに移行するから、
信号eoは電圧Ｅ／２から電圧−Ｅ／２へ、信号ｏは 電圧−Ｅ／２から電圧Ｅ／２へ、また、信号efは電圧− R2／R1Ｅから電圧R2／R1Ｅへ各々移行する。この結果、 抵抗９とコンデンサ８を順次介して演算増幅器７
の出力端子に向つて前記(1)式で示した電流が流れ
るようになり、これによつて、信号exの電圧は、
第２図イの期間T2に示すように(1)式の電流に従
つて下降する。
そして、この期間T2が経過すると、信号exの
電圧とキヤリア信号ecの電圧との関係が再び逆転
し、以下同様にして動作が繰り返される。
電圧とキヤリア信号ecの電圧との関係が再び逆転
し、以下同様にして動作が繰り返される。
ここで、期間T1と期間T2との関係すなわちデ
ユーテイー比を考察すると、期間T1における信
号exの電圧上昇量と、期間T2における同信号の
電圧下降量とが等しいことから、 （R2／R1Ｅ−ei）T1＝（ei＋R2／R1Ｅ）T2 ……(3) が成り立つ。したがつて、デユーテイ比Ｄは、 Ｄ＝T1／T1＋T2 ＝１／２＋R1／R2・ei／2E ……(4) となり、増幅すべき信号eiに比例することが解
る。
ユーテイー比を考察すると、期間T1における信
号exの電圧上昇量と、期間T2における同信号の
電圧下降量とが等しいことから、 （R2／R1Ｅ−ei）T1＝（ei＋R2／R1Ｅ）T2 ……(3) が成り立つ。したがつて、デユーテイ比Ｄは、 Ｄ＝T1／T1＋T2 ＝１／２＋R1／R2・ei／2E ……(4) となり、増幅すべき信号eiに比例することが解
る。
このように、積分回路１→比較器２→パルス増
幅回路３，４→引算回路６→積分回路１なるルー
プによれば、キヤリア信号ecと同一の周波数を持
ち、かつ信号eiの振幅に比例したデユーテイー比
を持つパルス信号eo，ｏを得ることができる。
幅回路３，４→引算回路６→積分回路１なるルー
プによれば、キヤリア信号ecと同一の周波数を持
ち、かつ信号eiの振幅に比例したデユーテイー比
を持つパルス信号eo，ｏを得ることができる。
一方、このようにして得られたパルス信号eo，
ｅｏは、トランス１６とコンデンサ１８とからな
るフイルタ回路によりキヤリア信号ecの信号成分
が除去されて復調された後、スピーカ５の両端に
互いに逆位相の出力信号として供給される。なお
この場合、これら正逆両位相の出力信号の電流は
トランス１６によつてバランスされる。
ｅｏは、トランス１６とコンデンサ１８とからな
るフイルタ回路によりキヤリア信号ecの信号成分
が除去されて復調された後、スピーカ５の両端に
互いに逆位相の出力信号として供給される。なお
この場合、これら正逆両位相の出力信号の電流は
トランス１６によつてバランスされる。
しかして、この第１図に示した実施例によれ
ば、パルス増幅回路３，４で構成されるBTL出
力段の平衡出力（信号eo，ｏ）を、入力段を
構成する積分回路１へ極めて安定に負帰還させる
ことができ、これによつて歪を大幅に減少させる
ことができる。なお、この実施例によるパルス幅
変調増幅器の利得は、抵抗値R1と抵抗値R2との
比によつて決定することができる。
ば、パルス増幅回路３，４で構成されるBTL出
力段の平衡出力（信号eo，ｏ）を、入力段を
構成する積分回路１へ極めて安定に負帰還させる
ことができ、これによつて歪を大幅に減少させる
ことができる。なお、この実施例によるパルス幅
変調増幅器の利得は、抵抗値R1と抵抗値R2との
比によつて決定することができる。
次に、この発明の第２の実施例の構成を第３図
に示す。
に示す。
この第３図に示すパルス幅変調増幅器は、帰還
ループ外からキヤリア信号を入力する方式のもの
であり、この図において、前記第１図における各
部と対応する部分には同一の符号を付してその説
明を省略する。第３図において、このパルス幅変
調増幅器の構成が、第１図に示したパルス幅変調
増幅器の構成と異なる点は、キヤリア入力端子２
２に入力される矩形波のキヤリア信号ecが抵抗２
３を介して演算増幅器７の反転入力端子に供給さ
れている点、この演算増幅器７の出力端子が比較
器２の入力端子に接続されている点、およびこ
の比較器２の入力端子が接地されている点にあ
る。なお、パルス増幅回路３は非反転形のパルス
増幅回路であり、またパルス増幅回路４は反転形
のパルス増幅回路である。
ループ外からキヤリア信号を入力する方式のもの
であり、この図において、前記第１図における各
部と対応する部分には同一の符号を付してその説
明を省略する。第３図において、このパルス幅変
調増幅器の構成が、第１図に示したパルス幅変調
増幅器の構成と異なる点は、キヤリア入力端子２
２に入力される矩形波のキヤリア信号ecが抵抗２
３を介して演算増幅器７の反転入力端子に供給さ
れている点、この演算増幅器７の出力端子が比較
器２の入力端子に接続されている点、およびこ
の比較器２の入力端子が接地されている点にあ
る。なお、パルス増幅回路３は非反転形のパルス
増幅回路であり、またパルス増幅回路４は反転形
のパルス増幅回路である。
次に、以上の構成におけるこの実施例の動作を
説明する。まず積分回路１は、矩形波のキヤリア
信号ecを抵抗２３とコンデンサ８とによつて積分
して三角波を発生すると共に、この三角波に信号
eiの電圧を加算して出力する。したがつて信号ex
は、例えば第４図イに示すように、直流レベルが
信号eiに応じて変化する三角波となる。次にこの
信号exは接地レベルと比較される。したがつて
信号epとしては、第４図ロに示すように、キヤ
リア信号ecと同一の周波数を持ち、かつデユーテ
イー比が信号eiの振幅に比例したパルス信号が得
られる。この信号epはパルス増幅回路３，４に
よつて各々増幅されて信号eo，ｏとなり、ト
ランス１６とコンデンサ１８とを順次介してスピ
ーカ５に供給される。一方、引算回路６は信号
ｏからeoを引算し、この引算結果（信号ef）を抵
抗９を介して積分回路１へ帰還する。
説明する。まず積分回路１は、矩形波のキヤリア
信号ecを抵抗２３とコンデンサ８とによつて積分
して三角波を発生すると共に、この三角波に信号
eiの電圧を加算して出力する。したがつて信号ex
は、例えば第４図イに示すように、直流レベルが
信号eiに応じて変化する三角波となる。次にこの
信号exは接地レベルと比較される。したがつて
信号epとしては、第４図ロに示すように、キヤ
リア信号ecと同一の周波数を持ち、かつデユーテ
イー比が信号eiの振幅に比例したパルス信号が得
られる。この信号epはパルス増幅回路３，４に
よつて各々増幅されて信号eo，ｏとなり、ト
ランス１６とコンデンサ１８とを順次介してスピ
ーカ５に供給される。一方、引算回路６は信号
ｏからeoを引算し、この引算結果（信号ef）を抵
抗９を介して積分回路１へ帰還する。
しかして、この第３図に示した実施例において
も、パルス増幅回路３，４で構成されるBTL出
力段の平衡出力（信号eo，ｏ）を、入力段を
構成する積分回路１へ極めて安定に負帰還させる
ことができ、これにより歪を大幅に低減すること
ができる。
も、パルス増幅回路３，４で構成されるBTL出
力段の平衡出力（信号eo，ｏ）を、入力段を
構成する積分回路１へ極めて安定に負帰還させる
ことができ、これにより歪を大幅に低減すること
ができる。
なお、第１および第２の実施例にあつては、ス
ピーカ５が一般的なスピーカであることを想定し
ており、スピーカ５に印加する電圧からキヤリア
成分を除去するためにトランス１６およびコンデ
ンサ１８を設けている。しかし、スピーカ５がパ
ルス信号（パルス幅変調波）を直接入力されても
動作し得るものであれば、トランス１６およびコ
ンデンサ１８を省略してもよい。
ピーカ５が一般的なスピーカであることを想定し
ており、スピーカ５に印加する電圧からキヤリア
成分を除去するためにトランス１６およびコンデ
ンサ１８を設けている。しかし、スピーカ５がパ
ルス信号（パルス幅変調波）を直接入力されても
動作し得るものであれば、トランス１６およびコ
ンデンサ１８を省略してもよい。
以上の説明から明らかなように、この発明によ
るパルス幅変調増幅器によれば、第１，第２のパ
ルス増幅回路から出力される平衡出力信号を、引
算回路を介して積分回路に帰還させることができ
るので、出力段のパルス増幅回路をBTL構成に
して電源利用効率を高める場合、極めて簡単な回
路構成で安定した負帰還をかけることができ、こ
れによつて、電源利用効率が高く、安価でしかも
低歪率のパルス幅変調増幅器を実現することがで
きる。
るパルス幅変調増幅器によれば、第１，第２のパ
ルス増幅回路から出力される平衡出力信号を、引
算回路を介して積分回路に帰還させることができ
るので、出力段のパルス増幅回路をBTL構成に
して電源利用効率を高める場合、極めて簡単な回
路構成で安定した負帰還をかけることができ、こ
れによつて、電源利用効率が高く、安価でしかも
低歪率のパルス幅変調増幅器を実現することがで
きる。
第１図はこの発明によるパルス幅変調増幅器の
第１の実施例の構成を示す回路図、第２図は同実
施例の動作を説明するためのタイムチヤート、第
３図はこの発明の第２の実施例の構成を示す回路
図、第４図は同実施例の動作を説明するためのタ
イムチヤートである。 １……積分回路、２……比較器、３……第１の
パルス増幅回路、４……第２のパルス増幅回路、
５……負荷（スピーカ）、６……引算回路。
第１の実施例の構成を示す回路図、第２図は同実
施例の動作を説明するためのタイムチヤート、第
３図はこの発明の第２の実施例の構成を示す回路
図、第４図は同実施例の動作を説明するためのタ
イムチヤートである。 １……積分回路、２……比較器、３……第１の
パルス増幅回路、４……第２のパルス増幅回路、
５……負荷（スピーカ）、６……引算回路。
Claims (1)
- 【特許請求の範囲】 １ 負荷の両端を互いに逆相のパルス出力信号で
駆動する第１，第２のパルス増幅回路と、 これら第１，第２のパルス増幅回路の一方のパ
ルス出力信号から他方のパルス出力信号を引算す
る引算回路と、 この引算回路のパルス出力信号と増幅すべき信
号との差を積分する積分回路と、 この積分回路の出力信号とキヤリア信号との大
小関係を比較し、かつ比較出力によつて前記第
１，第２のパルス増幅回路を駆動する比較器と を有してなることを特徴とするパルス幅変調増幅
器。 ２ 負荷の両端を互いに逆相のパルス出力信号で
駆動する第１，第２のパルス増幅回路と、 これら第１，第２のパルス増幅回路の一方のパ
ルス出力信号から他方のパルス出力信号を引算す
る引算回路と、 この引算回路のパルス出力信号と増幅すべき信
号との差と、前記増幅すべき信号とキヤリア信号
との差とを加算するとともに加算結果を積分する
積分回路と、 この積分回路の出力信号と所定値との大小関係
を比較し、かつ比較出力によつて前記第１，第２
のパルス増幅回路を駆動する比較器と を有してなることを特徴とするパルス幅変調増幅
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57101592A JPS58219807A (ja) | 1982-06-14 | 1982-06-14 | パルス幅変調増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57101592A JPS58219807A (ja) | 1982-06-14 | 1982-06-14 | パルス幅変調増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58219807A JPS58219807A (ja) | 1983-12-21 |
| JPH0335846B2 true JPH0335846B2 (ja) | 1991-05-29 |
Family
ID=14304649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57101592A Granted JPS58219807A (ja) | 1982-06-14 | 1982-06-14 | パルス幅変調増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219807A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2659195B2 (ja) * | 1987-10-21 | 1997-09-30 | 富士通テン株式会社 | スピーカの駆動回路 |
| JPH02177605A (ja) * | 1988-12-28 | 1990-07-10 | Pioneer Electron Corp | パルス幅変調増幅回路 |
| DE4007564A1 (de) * | 1990-03-09 | 1991-09-12 | Siemens Ag | Leistungsverstaerker zur speisung induktiver lasten mit mos-feldeffekttransistoren |
| DE19512383A1 (de) * | 1995-04-01 | 1996-10-10 | Nokia Deutschland Gmbh | Klasse-D-Leistungsverstärker |
| JP4735826B2 (ja) * | 2005-10-05 | 2011-07-27 | サンケン電気株式会社 | 電力変換装置 |
-
1982
- 1982-06-14 JP JP57101592A patent/JPS58219807A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58219807A (ja) | 1983-12-21 |
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