JPH033330A - 半導体結晶基体上への絶縁膜の形成方法 - Google Patents
半導体結晶基体上への絶縁膜の形成方法Info
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- JPH033330A JPH033330A JP13824489A JP13824489A JPH033330A JP H033330 A JPH033330 A JP H033330A JP 13824489 A JP13824489 A JP 13824489A JP 13824489 A JP13824489 A JP 13824489A JP H033330 A JPH033330 A JP H033330A
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体結晶基体上への絶縁膜の形成方法にか
かり、特に構成元素として燐（Ｐ）を含む化合物半導体
、とりわけ燐化インジウム（ＩｎＰ）を用いた高周波・
高出力絶縁ゲート型電界効果トランジスタ（以下ＭＩＳ
と略称する）のゲート絶縁膜に用いて好適な絶縁膜の形
成方法に関する。
かり、特に構成元素として燐（Ｐ）を含む化合物半導体
、とりわけ燐化インジウム（ＩｎＰ）を用いた高周波・
高出力絶縁ゲート型電界効果トランジスタ（以下ＭＩＳ
と略称する）のゲート絶縁膜に用いて好適な絶縁膜の形
成方法に関する。
（従来の技術）
ＩｎＰは、現在マイクロ波半導体素子用材料の主流を占
めているＧａＡｓに比べて、電子飽和速度が大きく、ま
た熱伝導率が大きいなどの特徴があるため、ＧａＡｓを
上回る高周波動作が期待される半導体素子用材料として
注目を集めている。ＩｎＰでは、ＧａＡｓのように逆方
向リーク電流の小さい良−好なショットキ接合を形成す
ることが難しいため、ＩｎＰを用いた素子の構造として
は、金属／絶縁体／半導体構造（以下ＭＩＳと略称する
）をゲートとする絶縁ゲート型電界効果トランジスタが
中心に開発されてきた。ＩｎＰ ＭＩＳＦＥＴを実用化
するに当たっての最も大きな問題点の一つは、ドレイン
電流が時間と共に変動する所Ｉｆｆｆｉ流ドリフトが生
ずることである。この゛電流ドリフトの原因については
現在のところ不明な点も多いが、絶縁膜／ＩｎＰ（Ｉｓ
界面と略称）に存在する界面準位への電子の充放電によ
り、動作チャネル中の電子濃度が時間と共に変動するこ
とが主な原因の一つと考えられている。従ってＩＳ界面
の界面準位密度を極力低減させることが、電流ドリフト
を低減させるための必要条件となる。このために、従来
種々の絶縁膜形成方法、例えば熱鍛化法、陽極増化法、
化学的気相堆積（ＣＶＤ）法等により、種々の絶縁膜、
例えば、Ｉｎ、 Ｏ。
めているＧａＡｓに比べて、電子飽和速度が大きく、ま
た熱伝導率が大きいなどの特徴があるため、ＧａＡｓを
上回る高周波動作が期待される半導体素子用材料として
注目を集めている。ＩｎＰでは、ＧａＡｓのように逆方
向リーク電流の小さい良−好なショットキ接合を形成す
ることが難しいため、ＩｎＰを用いた素子の構造として
は、金属／絶縁体／半導体構造（以下ＭＩＳと略称する
）をゲートとする絶縁ゲート型電界効果トランジスタが
中心に開発されてきた。ＩｎＰ ＭＩＳＦＥＴを実用化
するに当たっての最も大きな問題点の一つは、ドレイン
電流が時間と共に変動する所Ｉｆｆｆｉ流ドリフトが生
ずることである。この゛電流ドリフトの原因については
現在のところ不明な点も多いが、絶縁膜／ＩｎＰ（Ｉｓ
界面と略称）に存在する界面準位への電子の充放電によ
り、動作チャネル中の電子濃度が時間と共に変動するこ
とが主な原因の一つと考えられている。従ってＩＳ界面
の界面準位密度を極力低減させることが、電流ドリフト
を低減させるための必要条件となる。このために、従来
種々の絶縁膜形成方法、例えば熱鍛化法、陽極増化法、
化学的気相堆積（ＣＶＤ）法等により、種々の絶縁膜、
例えば、Ｉｎ、 Ｏ。
膜、陽極酸化膜、二酸化珪素（Ｓｉｎ、）膜、窒化珪素
膜（Ｓｉａ Ｎ４ ）等を形成することが試みられてき
た。
膜（Ｓｉａ Ｎ４ ）等を形成することが試みられてき
た。
しかしながら、ＩｎＰの様な■−■族化合物半導体にお
いては、一般に■族元素の蒸気圧が高いため、４００℃
以上の温度で絶縁膜を堆積しようとすると、■族元素で
ある燐（Ｐ）の解離が進みＩｎＰ表面（ＩＳ界面）に欠
陥が発生し、このことが高密度の界面準位の生成につな
がる。従って、良好なＩＳ界面を形成するためには、出
来るだけ低温下において絶縁膜を形成することが必要と
考えられ、低温で堆積が可能な、低温ＣＶＤ法、 光Ｃ
ＶＤ法、プラズマＣＶＤ法等の方法を用いて、堆積温度
２５０〜３００℃で絶縁膜を形成することが試みられて
いる。事実これらの方法により形成した、Ｓｉｎ、、Ｓ
ｉ、 Ｎ４膜等で比較的良好な界面特性が報告されてい
る。さらに最近になって、アイヤー等によりアプライド
フィジックスレター誌第５３巻の１３４ページ（Ａｐｐ
ｌ、 Ｐｈｙｓ。
いては、一般に■族元素の蒸気圧が高いため、４００℃
以上の温度で絶縁膜を堆積しようとすると、■族元素で
ある燐（Ｐ）の解離が進みＩｎＰ表面（ＩＳ界面）に欠
陥が発生し、このことが高密度の界面準位の生成につな
がる。従って、良好なＩＳ界面を形成するためには、出
来るだけ低温下において絶縁膜を形成することが必要と
考えられ、低温で堆積が可能な、低温ＣＶＤ法、 光Ｃ
ＶＤ法、プラズマＣＶＤ法等の方法を用いて、堆積温度
２５０〜３００℃で絶縁膜を形成することが試みられて
いる。事実これらの方法により形成した、Ｓｉｎ、、Ｓ
ｉ、 Ｎ４膜等で比較的良好な界面特性が報告されてい
る。さらに最近になって、アイヤー等によりアプライド
フィジックスレター誌第５３巻の１３４ページ（Ａｐｐ
ｌ、 Ｐｈｙｓ。
Ｌｅｔｔ、、 ５３（１９８８）１３４）に開示されて
いるように、ＩｎＰの表面を硫化アンモニウム（（ＮＨ
，）、Ｓ、）溶液に浸した後５ｉｎ２膜を堆積すると、
ＩＳ界面の界面準位密度が低減することが分かってきた
。
いるように、ＩｎＰの表面を硫化アンモニウム（（ＮＨ
，）、Ｓ、）溶液に浸した後５ｉｎ２膜を堆積すると、
ＩＳ界面の界面準位密度が低減することが分かってきた
。
しかしながら、本発明者の実験によると、硫化アンモニ
ウム（（ＮｕＪｚｓｘ）溶液に浸す処理は、確かにＳｉ
Ｏ□／ＩｎＰ界面の特性を従来よりは改善するものの１
例えばこのＳｉＯ□膜をゲート絶縁膜とするＩｎＰＭＩ
ＳＦＥＴにおいては３０分間でドレイン電流が約１０％
も変動した。ＩｎＰの表面を硫化アンモニウム（（ＮＨ
４）ＺＳ、）溶液に浸す処理をしないで堆積した５ｉｎ
２膜を用いたＩｎＰ ＭＩＳＦＥＴにおいては、約５０
〜１００％の電流変動が観測されたことと比較すると、
大幅にドリフト量は低減するものの、未だ改善の効果は
不充分であると言わざるを得なかった。これがため実用
に供し得るＩｎＰ ＭＩＳＦＥＴを製造することができ
ないのが実情であった。
ウム（（ＮｕＪｚｓｘ）溶液に浸す処理は、確かにＳｉ
Ｏ□／ＩｎＰ界面の特性を従来よりは改善するものの１
例えばこのＳｉＯ□膜をゲート絶縁膜とするＩｎＰＭＩ
ＳＦＥＴにおいては３０分間でドレイン電流が約１０％
も変動した。ＩｎＰの表面を硫化アンモニウム（（ＮＨ
４）ＺＳ、）溶液に浸す処理をしないで堆積した５ｉｎ
２膜を用いたＩｎＰ ＭＩＳＦＥＴにおいては、約５０
〜１００％の電流変動が観測されたことと比較すると、
大幅にドリフト量は低減するものの、未だ改善の効果は
不充分であると言わざるを得なかった。これがため実用
に供し得るＩｎＰ ＭＩＳＦＥＴを製造することができ
ないのが実情であった。
（発明が解決しようとする課題）
以上述べたように、従来、界面準位密度が小さく良好な
特性を有するＩＳ界面を形成すべく、種々の堆積方法で
種々の絶縁膜の堆積が試みられてきたが、未だ改善の効
果は不十分であった。このため、電流ドリフトが生じな
い良好な特性のＭＩＳＦＥＴを実現する絶縁膜を形成し
得る堆積方法が見いだせなかった。
特性を有するＩＳ界面を形成すべく、種々の堆積方法で
種々の絶縁膜の堆積が試みられてきたが、未だ改善の効
果は不十分であった。このため、電流ドリフトが生じな
い良好な特性のＭＩＳＦＥＴを実現する絶縁膜を形成し
得る堆積方法が見いだせなかった。
本発明は、上記問題点を解決すべくなされたもので、燐
をその構成元素とする化合物半導体結晶、とりわけＩｎ
Ｐを用いたＭＩＳＦＥＴのゲート絶縁膜に用いて好適な
絶縁膜の形成方法を提供することを目的とする。
をその構成元素とする化合物半導体結晶、とりわけＩｎ
Ｐを用いたＭＩＳＦＥＴのゲート絶縁膜に用いて好適な
絶縁膜の形成方法を提供することを目的とする。
（課題を解決するための手段）
本発明にかかる半導体結晶基体上への＠縁膜の形成方法
は、構成元素として燐（Ｐ）を含む半導体結晶基体の主
面に対し硫化アンモニウム（ＮＨ４）ｚＳｘ溶液による
処理を施す工程と、前記半導体結晶基体の主面に構成成
分として燐（Ｐ）及び窒素（Ｎ）を含む絶縁膜を形成す
る工程を偏えたことを特徴とする。また、前記において
、硫化アンモニウム（ＮＨ，）、Ｓ、溶液による処理が
硫化アンモニウム（ＮＨ４）２Ｓｘ溶液に浸漬する処理
であり、または、硫化アンモニウム（ＮＨ４）２ｓｘ溶
液の蒸気に曝す処理であり、さらに、前記の各々につい
て、構成成分としての燐及び窒素を含む絶縁膜が窒化燐
（ＰＮ）膜であること５さらには、前記の各々において
、構成元素として燐を含む半導体結晶基体が燐化インジ
ウム（ＩｎＰ）であることを実施態様とするものである
。なお、前記硫化アンモニウム（ＮＨ４）ａＳ、ｔにお
けるＸは正の数で、２以上であることが好ましい。
は、構成元素として燐（Ｐ）を含む半導体結晶基体の主
面に対し硫化アンモニウム（ＮＨ４）ｚＳｘ溶液による
処理を施す工程と、前記半導体結晶基体の主面に構成成
分として燐（Ｐ）及び窒素（Ｎ）を含む絶縁膜を形成す
る工程を偏えたことを特徴とする。また、前記において
、硫化アンモニウム（ＮＨ，）、Ｓ、溶液による処理が
硫化アンモニウム（ＮＨ４）２Ｓｘ溶液に浸漬する処理
であり、または、硫化アンモニウム（ＮＨ４）２ｓｘ溶
液の蒸気に曝す処理であり、さらに、前記の各々につい
て、構成成分としての燐及び窒素を含む絶縁膜が窒化燐
（ＰＮ）膜であること５さらには、前記の各々において
、構成元素として燐を含む半導体結晶基体が燐化インジ
ウム（ＩｎＰ）であることを実施態様とするものである
。なお、前記硫化アンモニウム（ＮＨ４）ａＳ、ｔにお
けるＸは正の数で、２以上であることが好ましい。
（作 用）
本発明は、本発明者が種々検討と実験を重ねた結果、半
導体結晶基体の主面を硫化アンモニウム（（Ｎ）！、）
２Ｓ、）溶液に浸す、あるいは硫化アンモニウム（（Ｎ
Ｈ４）２Ｓ、）溶液の蒸気に晒す処理によってその後形
成されたＩＳ界面の界面準位密度が低減される効果は、
前記処理後に堆積する絶縁膜の種類に大きく依存するこ
とを新たに見いだしてなされたものであり、特に構成成
分として燐ＣＰ）及び窒素（Ｎ）を含む絶縁膜、−例の
窒化燐（ＰＮ）膜を堆積することにより、従来のＳｉＯ
□／ＩｎＰ界面に比べて界面準位密度が著しく低減する
ことを見出してなされたもので、本発明により電流ドリ
フトが生じない良好な特性ＭＩＳＦＥＴを提供できる。
導体結晶基体の主面を硫化アンモニウム（（Ｎ）！、）
２Ｓ、）溶液に浸す、あるいは硫化アンモニウム（（Ｎ
Ｈ４）２Ｓ、）溶液の蒸気に晒す処理によってその後形
成されたＩＳ界面の界面準位密度が低減される効果は、
前記処理後に堆積する絶縁膜の種類に大きく依存するこ
とを新たに見いだしてなされたものであり、特に構成成
分として燐ＣＰ）及び窒素（Ｎ）を含む絶縁膜、−例の
窒化燐（ＰＮ）膜を堆積することにより、従来のＳｉＯ
□／ＩｎＰ界面に比べて界面準位密度が著しく低減する
ことを見出してなされたもので、本発明により電流ドリ
フトが生じない良好な特性ＭＩＳＦＥＴを提供できる。
尚、ここで用いる窒化燐（ＰＮ） Ｒという用語は、一
般的に化学式ＰｘＮｙ（ｘ及びｙはいずれも正の整数）
で表される化学量論的組成比からずれた化合物をも含め
た総称に用いられる。
般的に化学式ＰｘＮｙ（ｘ及びｙはいずれも正の整数）
で表される化学量論的組成比からずれた化合物をも含め
た総称に用いられる。
（実施例）
以下、本発明の一つの実施例を図面を参照して説明する
。
。
第１図はこの発明に係る方法で絶縁膜を形成する装置の
一例を示す模式図である。図中、１はマイクロ波励起の
ラジカル生成器、２は反応室、３は１ｎＰ基板、４はＩ
ｎＰ基板を保持するためのサセプタである。前記ラジカ
ル発生部１は反応室２とは空間的に分離されている。ま
た、サセプタ４中にはヒータが埋込まれており、前記Ｉ
ｎＰ基板３を所望の温度に加熱できるようになっている
。前記ラジカル生成器１には窒素ガス導入管５が設けら
れており、生成された窒素ラジカルは、導管６を通じて
反応室２に導入される。この反応室２には、ホスフィン
（ＰＨ；ｉ）を導入するためのガス導入管７が別に設け
られている。さらに反応室２の下方にはガス排出口８が
設けられ、その先は排気ポンプ（図示省略）に連なり反
応室２内を１Ｏ−３Ｔｏｒｒ程度の減圧状態にすること
が可能な構成になっている。
一例を示す模式図である。図中、１はマイクロ波励起の
ラジカル生成器、２は反応室、３は１ｎＰ基板、４はＩ
ｎＰ基板を保持するためのサセプタである。前記ラジカ
ル発生部１は反応室２とは空間的に分離されている。ま
た、サセプタ４中にはヒータが埋込まれており、前記Ｉ
ｎＰ基板３を所望の温度に加熱できるようになっている
。前記ラジカル生成器１には窒素ガス導入管５が設けら
れており、生成された窒素ラジカルは、導管６を通じて
反応室２に導入される。この反応室２には、ホスフィン
（ＰＨ；ｉ）を導入するためのガス導入管７が別に設け
られている。さらに反応室２の下方にはガス排出口８が
設けられ、その先は排気ポンプ（図示省略）に連なり反
応室２内を１Ｏ−３Ｔｏｒｒ程度の減圧状態にすること
が可能な構成になっている。
このような構成の装置を用いＩｎＰ基板上にＰＨ膜を形
成する工程について以下に説明する。先ず。
成する工程について以下に説明する。先ず。
ＩｎＰ基板３を約５０℃に加熱した硫化アンモニウム（
（〜）Ｉ４）ｚＳｘ）溶液に５分間浸す、なお、この硫
化アンモニウム（（ＮＨ４）２Ｓｘ）におけるＸは正の
数で、２以上のものに著効が認められる。ついで、純水
洗浄し、乾燥後サセプタ４上に載置し、排出口８より反
応室２中を約１０−’、 Ｔｏｒｒにまで排気する。次
にサセプタ４に埋込まれたヒータに通電し、 ＩｎＰ
基板３を所定の温度、例えば２５０℃に加熱する。基板
温度が定常値に達した時点で、ガス導入管５゜７より所
定量の窒素及びＰＨ３を反応室２中にそれぞれ流入させ
る１次にラジカル生成器１を作動させ窒素ラジカルを発
生させる。この窒素ラジカルは導管６を通して反応室２
に導入され、 ＰＨ，から供給される。＃（Ｐ）と反
応して、 ＰＮＮＯ３ＩｎＰ基板３上に堆積される。
（〜）Ｉ４）ｚＳｘ）溶液に５分間浸す、なお、この硫
化アンモニウム（（ＮＨ４）２Ｓｘ）におけるＸは正の
数で、２以上のものに著効が認められる。ついで、純水
洗浄し、乾燥後サセプタ４上に載置し、排出口８より反
応室２中を約１０−’、 Ｔｏｒｒにまで排気する。次
にサセプタ４に埋込まれたヒータに通電し、 ＩｎＰ
基板３を所定の温度、例えば２５０℃に加熱する。基板
温度が定常値に達した時点で、ガス導入管５゜７より所
定量の窒素及びＰＨ３を反応室２中にそれぞれ流入させ
る１次にラジカル生成器１を作動させ窒素ラジカルを発
生させる。この窒素ラジカルは導管６を通して反応室２
に導入され、 ＰＨ，から供給される。＃（Ｐ）と反
応して、 ＰＮＮＯ３ＩｎＰ基板３上に堆積される。
このようにして形成したＰＨ膜の比抵抗及び絶縁破壊電
界強度は、膜厚が５０ｎｍの場合で各々５×１０１４Ω
・Ｃ１１，７×１０＠ｖノＣ１ｌであった。これはＭＩ
ＳＦＥＴ用のゲート絶縁膜として充分に実用に供しうる
ものである。また、上述の方法で形成したＩＳ界面を有
し金属電極面積が２Ｘ１０−３ｃｄのＭＩＳダイオード
を作成し、周波数Ｉ ＭＨｚにおける容量−電圧特性の
測定から見積った界面準位密度の最小値は、３Ｘ １０
”ｃｍ−”ａＶ−’以下と、従来の堆積方法によって形
成されたＭＩＳ界面に比べて大幅に界面準位密度が低下
していることが確認された。
界強度は、膜厚が５０ｎｍの場合で各々５×１０１４Ω
・Ｃ１１，７×１０＠ｖノＣ１ｌであった。これはＭＩ
ＳＦＥＴ用のゲート絶縁膜として充分に実用に供しうる
ものである。また、上述の方法で形成したＩＳ界面を有
し金属電極面積が２Ｘ１０−３ｃｄのＭＩＳダイオード
を作成し、周波数Ｉ ＭＨｚにおける容量−電圧特性の
測定から見積った界面準位密度の最小値は、３Ｘ １０
”ｃｍ−”ａＶ−’以下と、従来の堆積方法によって形
成されたＭＩＳ界面に比べて大幅に界面準位密度が低下
していることが確認された。
本発明による方法で形成したＰＨ膜をゲート絶縁膜とす
るデイプレッション型ＩｎＰ ＭＩＳＦ［ＥＴを作成し
、ドレイン電流ドリフトを測定したところ、第２図に実
線で示すごとく、ドリフト量は３％以内と極めて小さな
ものであった。尚、第２図は、ソース、ドレイン間に５
ｖを印加し、 ゲートバイアス電圧を、時刻（ｔ）＝０
でＯｖから一４ｖまでステップ状に変化させた場合のド
レイン電流の時間変化をドレイン電流の初期値で正規化
して示したものである。
るデイプレッション型ＩｎＰ ＭＩＳＦ［ＥＴを作成し
、ドレイン電流ドリフトを測定したところ、第２図に実
線で示すごとく、ドリフト量は３％以内と極めて小さな
ものであった。尚、第２図は、ソース、ドレイン間に５
ｖを印加し、 ゲートバイアス電圧を、時刻（ｔ）＝０
でＯｖから一４ｖまでステップ状に変化させた場合のド
レイン電流の時間変化をドレイン電流の初期値で正規化
して示したものである。
第２図には、本発明の効果を明確にするために、硫化ア
ンモニウム溶液に浸したＩｎＰ表面に５ｉｎ２膜を堆積
温度２５０℃で堆積し、これをゲート絶縁膜とする同一
構造のＩｎＰ ＭＩＳＦＥＴを作成し、同一バイアス条
件でドリフトを測定した結果を破線で併せて示しである
。Ｓｉｎ、膜では３０分で９％のドリフトが生じており
、本発明に係る方法で堆積したゲート絶縁膜を用いたＩ
ｎＰ ＭＩＳＦＥＴでは電流ドリフトが大幅に低減して
いることが分かる。
ンモニウム溶液に浸したＩｎＰ表面に５ｉｎ２膜を堆積
温度２５０℃で堆積し、これをゲート絶縁膜とする同一
構造のＩｎＰ ＭＩＳＦＥＴを作成し、同一バイアス条
件でドリフトを測定した結果を破線で併せて示しである
。Ｓｉｎ、膜では３０分で９％のドリフトが生じており
、本発明に係る方法で堆積したゲート絶縁膜を用いたＩ
ｎＰ ＭＩＳＦＥＴでは電流ドリフトが大幅に低減して
いることが分かる。
尚、上記実施例においては絶縁膜の堆積温度が２５０℃
の場合について説明したが、実施例において説明した装
置、方法を用いれば、堆積温度が室温であっても吸湿性
が見られない良好な膜質のＰＮ膜が堆積可能であり５本
発明は何ら堆積条件に拘束されるものではない。さらに
は、ＰＮ膜の堆積方法は、上記実施例で説明した装置、
方法に限られることなく、例えば光ＣＶＤ法等によって
もよい。
の場合について説明したが、実施例において説明した装
置、方法を用いれば、堆積温度が室温であっても吸湿性
が見られない良好な膜質のＰＮ膜が堆積可能であり５本
発明は何ら堆積条件に拘束されるものではない。さらに
は、ＰＮ膜の堆積方法は、上記実施例で説明した装置、
方法に限られることなく、例えば光ＣＶＤ法等によって
もよい。
また、一般には絶縁膜堆積後に約３００℃の熱処理を施
すが、本発明の実施例においては３５０〜４００℃の熱
処理を施すことによって、さらに膜質の向上と安定化を
はかることができる。
すが、本発明の実施例においては３５０〜４００℃の熱
処理を施すことによって、さらに膜質の向上と安定化を
はかることができる。
さらに、硫化アンモニウム処理後に堆積する絶縁膜はＰ
Ｎ膜に限られるものではなく、燐及び窒素を成分として
含む絶縁膜、例えば、ＩｎＰＮやＰＡｓＮ、あるいはこ
れらの窒化膜を最下層とした二層以上の積層膜、例えば
ＳｉＮ／ＰＮ構造でも本発明の効果は変わらない。
Ｎ膜に限られるものではなく、燐及び窒素を成分として
含む絶縁膜、例えば、ＩｎＰＮやＰＡｓＮ、あるいはこ
れらの窒化膜を最下層とした二層以上の積層膜、例えば
ＳｉＮ／ＰＮ構造でも本発明の効果は変わらない。
以上述べたように本発明によれば、ＭＩＳ界面の界面準
位密度を大幅に低減させ、この方法による絶縁膜をＭＩ
ＳＦＥＴ用のゲート絶縁１摸に適用した場合には、ドレ
イン電流のドリフト量も従来に比べて大幅に低減させる
ことが出来る。
位密度を大幅に低減させ、この方法による絶縁膜をＭＩ
ＳＦＥＴ用のゲート絶縁１摸に適用した場合には、ドレ
イン電流のドリフト量も従来に比べて大幅に低減させる
ことが出来る。
尚、本文中においては１本発明を半導体基体３がＩｎＰ
である場合について実施例を述べたが、燐化ガリウム（
ＧａＰ）等燐を含む半導体に本発明を適用しても優れた
効果を得ることが出来る。
である場合について実施例を述べたが、燐化ガリウム（
ＧａＰ）等燐を含む半導体に本発明を適用しても優れた
効果を得ることが出来る。
第１図は、本発明に係る絶縁膜形成のための装置の一例
を示す要部の断面図、第２図は、本発明の方法によって
形成した絶縁膜をゲート絶縁膜として用いたＭＩＳＦＥ
Ｔのドレイン電流の時間変化を、従来の方法によるゲー
ト絶縁膜とについて比較した結果を示す線図である。
を示す要部の断面図、第２図は、本発明の方法によって
形成した絶縁膜をゲート絶縁膜として用いたＭＩＳＦＥ
Ｔのドレイン電流の時間変化を、従来の方法によるゲー
ト絶縁膜とについて比較した結果を示す線図である。
Claims (5)
- （１）構成元素として燐（Ｐ）を含む半導体結晶基体の
主面に対し硫化アンモニウム（ＮＨ＿４）＿２Ｓ＿ｘ溶
液による処理を施す工程と、前記半導体結晶基体の主面
に構成成分として燐（Ｐ）及び窒素（Ｎ）を含む絶縁膜
を形成する工程を備えた半導体結晶基体上への絶縁膜の
形成方法。 - （２）硫化アンモニウム（ＮＨ＿４）＿２Ｓ＿ｘ溶液に
よる処理が硫化アンモニウム（ＮＨ＿４）＿２Ｓ＿ｘ溶
液に浸漬する処理であることを特徴とする請求項１に記
載の半導体結晶基体上への絶縁膜の形成方法。 - （３）硫化アンモニウム（ＮＨ＿４）＿２Ｓ＿ｘ溶液に
よる処理が硫化アンモニウム（ＮＨ＿４）＿２Ｓ＿ｘ溶
液の蒸気に曝す処理であることを特徴とする請求項１に
記載の半導体結晶基体上への絶縁膜の形成方法。 - （４）構成成分としての燐及び窒素を含む絶縁膜が窒化
燐（ＰＮ）膜であることを特徴とする請求項１ないし３
のいずれかに記載の半導体結晶基体上への絶縁膜の形成
方法。 - （５）構成元素として燐を含む半導体結晶基体が燐化イ
ンジウム（ＩｎＰ）であることを特徴とする請求項１な
いし４のいずれかに記載の半導体結晶基体上への絶縁膜
の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13824489A JPH033330A (ja) | 1989-05-31 | 1989-05-31 | 半導体結晶基体上への絶縁膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13824489A JPH033330A (ja) | 1989-05-31 | 1989-05-31 | 半導体結晶基体上への絶縁膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH033330A true JPH033330A (ja) | 1991-01-09 |
Family
ID=15217442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13824489A Pending JPH033330A (ja) | 1989-05-31 | 1989-05-31 | 半導体結晶基体上への絶縁膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH033330A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002257170A (ja) * | 2001-02-28 | 2002-09-11 | Nok Corp | ダンパリング |
| US20130040431A1 (en) * | 2007-06-15 | 2013-02-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | InP-Based Transistor Fabrication |
| JP2014135491A (ja) * | 2013-01-10 | 2014-07-24 | Robert Bosch Gmbh | 軟磁性の複合材料およびかかる材料の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5868937A (ja) * | 1981-10-20 | 1983-04-25 | Nippon Telegr & Teleph Corp <Ntt> | 半導体結晶上への絶縁膜の形成法 |
-
1989
- 1989-05-31 JP JP13824489A patent/JPH033330A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5868937A (ja) * | 1981-10-20 | 1983-04-25 | Nippon Telegr & Teleph Corp <Ntt> | 半導体結晶上への絶縁膜の形成法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002257170A (ja) * | 2001-02-28 | 2002-09-11 | Nok Corp | ダンパリング |
| JP4671211B2 (ja) * | 2001-02-28 | 2011-04-13 | Ｎｏｋ株式会社 | ダンパリングの取付構造 |
| US20130040431A1 (en) * | 2007-06-15 | 2013-02-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | InP-Based Transistor Fabrication |
| US9780190B2 (en) * | 2007-06-15 | 2017-10-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | InP-based transistor fabrication |
| JP2014135491A (ja) * | 2013-01-10 | 2014-07-24 | Robert Bosch Gmbh | 軟磁性の複合材料およびかかる材料の製造方法 |
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