JPH033320B2 - - Google Patents

Description

請求の範囲 １ 所定の低電流ゲインとこれと関連するベー
ス・エミツタ電圧特性とを備えた基準トランジス
タと、基準トランジスタに関して整合した特性を
備えている別のトランジスタとを備えているプロ
グラム可能なバイポーラ記憶装置セルにおいて、 前記別のトランジスタの低電流ゲインとベー
ス・エミツタ電圧特性とのいずれか一方または双
方を選択的に低下させるステツプと、 格下げしたトランジスタのこのように低下した
特性を基準トランジスタの特性と比較して記憶装
置セルの出力に所望の論理状態を発生するステツ
プと、 を具備することを特徴とする記憶装置セルの出力
を所望の論理状態にプログラムする方法。

２ その状態をプログラムすることが可能な論理
出力信号を発生する少なくとも１つの出力を備え
たバイポーラ記憶装置回路であつて、 所定の低電流ゲインとこれと関連するベース・
エミツタ電圧特性を備えた基準トランジスタと、 記憶装置セルの出力に結合され、最初は実質上
前記基準トランジスタのものと等しい低電流ゲイ
ンとベース・エミツタ電圧特性とを備えており、
出力に第１の論理状態の出力信号を発生する少な
くとも１つの別のトランジスタと、 前記少なくとも１つの別のトランジスタに結合
されて前記別のトランジスタの所定の１つの前記
特性を前記基準トランジスタの前記特性に関して
選択的に格下げする手段と、 前記格下げした別のトランジスタの特性を前記
基準トランジスタの特性と比較して出力信号の論
理状態を変化させる手段と、 を備えていることを特徴とするバイポーラ記憶装
置回路。

３ 各々が記憶装置回路の複数の出力のそれぞれ
の１つに結合している複数の別のトランジスタを
備えており、 前記別のトランジスタを選択的に格下げする前
記手段は前記複数の別のトランジスタに結合され
て低電流ゲインおよびそのベース・エミツタ電圧
特性のいずれか一方または双方を選択的に低下さ
せるようになつており、前記それぞれの出力に現
われる論理状態は選択的に変えられる、 請求の範囲第２項に記載の記憶装置回路。

４ 実質上等しい電流を、前記基準トランジス
タ、前記少なくとも１つの別のトランジスタ、お
よび前記複数の別のトランジスタのそれぞれのコ
レクタ・エミツタ導通径路に供給する電流源手段
と、 前記基準トランジスタ、前記少なくとも１つの
別のトランジスタ、および前記複数の別のトラン
ジスタのベース・エミツタ接合を横切つてバイア
ス電位を供給する低インピーダンス電圧源手段
と、 を備えている請求の範囲第３項に記載の記憶装置
回路。

５ それぞれ前記基準トランジスタ、前記少なく
とも１つの別のトランジスタ、および前記複数の
別のトランジスタのベースに結合しているその出
力に実質上等しい電流を供給する電流源手段と、 そのそれぞれのコレクタ・エミツタ伝導径路が
第１および第２の電源導体間で前記基準トランジ
スタのコレクタ・エミツタ伝導径路と直列に接続
されており、そのベースがバイアス電位が供給さ
れる端子に結合している第１および第２の整合ト
ランジスタと、 各々が前記第１および第２のトランジスタと整
合しておりかつそのベースが前記端子と結合し、
コレクタ・エミツタ伝導径路が前記第１と第２の
電源導体の間で前記少なくとも１つの別のトラン
ジスタと前記複数の別のトランジスタのそれぞれ
の１つのコレクタ・エミツタ径路と直列に接続し
ている複数のバイアストランジスタと、 を備えている請求の範囲第３項に記載の記憶装置
回路。

６ ベース、エミツタ、およびコレクタを有し、
所定の低電流ゲイン特性を備えた基準トランジス
タと、 各々が、前記基準トランジスタのベースと結合
しているベースと、前記基準トランジスタのエミ
ツタと結合しているエミツタと、記憶装置セルの
それぞれの出力と結合しているコレクタとを有
し、各々が前記基準トランジスタに関して実質上
等しい低電流ゲイン特性を備えている複数のトラ
ンジスタと、 それぞれ前記基準トランジスタの前記コレクタ
と前記複数のトランジスタの前記コレクタとに結
合しているその出力に等しい電流を供給する電流
源手段と、 前記基準トランジスタの前記ベースとエミツタ
との間に低インピーダンス電位を供給する電圧源
手段と、 前記複数のトランジスタの低電流ゲイン特性を
選択的に格下げする手段と、 を備えて成ることを特徴とするバイポーラ記憶装
置セル。

７ 前記電流源手段は、 そのベースとコレクタとが前記基準トランジス
タの前記コレクタに接続され、そのエミツタが第
１の電源導体と結合している第１のトランジスタ
と、 各々が、前記第１のトランジスタの前記ベース
と結合しているベースと、前記第１の電源導体に
結合しているエミツタと、前記電流源手段のそれ
ぞれの出力と結合しているコレクタとを備えてい
る複数のトランジスタと、 を備えている請求の範囲第６項に記載の記憶装置
回路。

８ それぞれの論理出力信号が現われる複数の出
力を有するバイポーラ記憶装置セルであつて、 コレクタが電源導体と結合し、これと関連する
所定の低電流ゲイン特性を備えた基準トランジス
タと、 各々が前記電源導体と記憶装置セルの出力のそ
れぞれの１つとの間に結合しているそれぞれのコ
レクタ・エミツタ伝導径路を備えており、前記基
準トランジスタと実質上同じ低電流ゲイン特性を
有する複数の出力トランジスタと、 前記基準トランジスタと前記複数の出力トラン
ジスタとのベースに実質上等しい電流を供給する
電流源手段と、 前記基準トランジスタと前記複数の出力トラン
ジスタとから所定の電流を吸込み、第１の論理レ
ベルの論理出力信号を記憶装置回路の出力に発生
する回路手段と、 前記複数の出力トランジスタの所定の１つの低
電流ゲイン特性を格下げして関連する出力におけ
る論理出力信号を前記第１のレベルから第２のレ
ベルに変化させる手段と、 を備えていることを特徴とするバイポーラ記憶装
置セル。

９ 前記回路手段は、 各々が前記基準トランジスタのエミツタと結合
しているコレクタと、第２の電源導体と結合して
いるエミツタと、バイアス電位が供給されるベー
スとを備えている第１および第２のトランジスタ
と、 各々が、前記複数の出力トランジスタのそれぞ
れの１つのエミツタに結合しているコレクタと、
前記第２の電源導体に結合しているエミツタと、
前記第１および第２のトランジスタの前記ベース
に結合しているベースとを備えており、前記複数
の出力のトランジスタの各々が前記第１および第
２のトランジスタに関して特性が整合しているた
め実質上同じ大きさの電流を吸込む複数の電流吸
込みトランジスタと、 を備えている請求の範囲第８項に記載の記憶装置
回路。

１０ 前記電流源手段は、そのベースと１つのコ
レクタとが前記基準トランジスタのベースに接続
されており、エミツタが前記第１の電源導体に接
続されており、他のコレクタのそれぞれが前記複
数の出力トランジスタのそれぞれの前記ベースと
結合しているマルチコレクタトランジスタを備え
ている請求の範囲第９項に記載の記憶装置回路。

発明の背景 本発明は一般にプログラム可能な不揮発性記憶
装置に係り、更に詳細には、不揮発性バイポーラ
記憶装置と、該記憶装置から所定の論理出力を発
生する方法とに関する。

読出し専用記憶装置（ROM）、プログラム可
能読出し専用記憶装置（PROM）などのような
プログラム可能不揮発性バイポーラ記憶装置セル
は当業界では周知である。たとえば、MCM7684
はモトローラ社が製造しているバイポーラ
PROMである。

一般的に、このような記憶装置を選択的にプロ
グラムされた論理出力を発生するようにプログラ
ムするには溶断する金属ヒユーズ接続および／ま
たは比較的高電流（200〜600ミリアンペア）が必
要であると理解されているツエナーザツピング
（Zener Zapping）プログラム法が必要である。
したがつて、可能であつたとしても、記憶装置セ
ルの大きなアレイをプログラムする複雑な機構が
必要である。その上、このようにプログラム電流
が大きいため、集積記憶装置セルの大きなアレイ
をパツケージ内でプログラムする可能性が無くな
る。

したがつて、バイポーラ記憶装置セルを一度で
低電流選択プログラムする必要性が存在する。

発明の概要 したがつて、本発明の目的は改良されたバイポ
ーラ記憶装置および方法を提供すことである。

本発明の他の目的はバイポーラ記憶装置セルを
低電流プログラムすることである。

本発明の更に他の目的は基準トランジスタと比
較される選択された格下げ（degraded）バイポ
ーラトランジスタを使用するプログラム可能な記
憶装置セルを提供することである。

上記の、および他の目的に従い、選択的に格下
げされたトランジスタのベータまたはベース・エ
ミツタ間電圧が格下げをしない基準トランジスタ
のそれと比較される多くの回路構造の１つを使用
するバイポーラ記憶装置セルが提供される。

【図面の簡単な説明】

第１図は本発明の教示にしたがつて格下げを行
う前後のトランジスタの低電流ゲイン特性対コレ
クタ電流を示すグラフである。

第２図は本発明の一実施例の技術を使用してい
る記憶装置セルを示す回路図である。

第３図は本発明の他の実施例の記憶装置セルを
示す回路図である。

好ましい実施例の詳細な説明 さて第１図によれば、標準バイポーラトランジ
スタの順方向電流ゲイン（ベータ）特性対そのコ
レクタ電流を示すグラフが提示されている。曲線
１０は格下げをしないトランジスタの特性に対応
するが、曲線１２は格下げをした後のトランジス
タの特性を示している。たとえば、曲線１２を曲
線１０と比較するとトランジスタのベータが、コ
レクタ電流が10マイクロアンペアのとき、約50％
低下したことを示している。トランジスタのベー
タが低下する現象はよく知られている。バイポー
ラトランジスタのベータはその逆バイアスしたエ
ミツタ・ベース接合を通して短時間充分な電流を
強制的に流せば低下する。現在の場合では約10ミ
リアンペアの電流がトランジスタのエミツタ・ベ
ース接合を通して10ミリ秒強制的に流された。ベ
ータが低下するとトランジスタのベース・エミツ
タ電圧V_BEが低エミツタ（コレクタ）電流の範囲
にわたりシフトする。このことは所定のV_BE値に
対して、格下げ（degrade）したトランジスタは
格下げしない、整合したトランジスタよりも伝導
するコレクタ（エミツタ）電流が少ないことを意
味する。また、所定のベース電流に対しては、格
下げしたトランジスタが伝導するエミツタ電流
は、整合した、格下げしないトランジスタより少
ない。

上述の現象は本発明において以下に詳細に説明
するプログラム可能不揮発性バイポーラ記憶装置
セルを提供するのに利用されている。一般に、バ
イポーラ記憶装置回路を提供する方法は所定の格
下げをしたトランジスタのV_BEまたはベータを格
下げをしない（基準の）トランジスタと比較する
方法を利用している。

今度は第２図を参照すると、本発明の第１の実
施例のバイポーラ記憶装置回路３０が示されてい
る。記憶装置回路３０は論理出力３２，３４から
Ｎまでを有するＮビツトの回路である。ただしＮ
は正の整数である。基準の、格下げをしない
NPNトランジスタ３６はそのベースに供給され
る低出力インピーダンス電圧源３８によりバイア
スされている。トランジスタ３６のエミツタは抵
抗４０を介して電源導体４２に結合されており、
この電源導体４２に基準電位V_eeが供給される。
トランジスタ３６のコレクタはPNPトランジス
タ４４の相互接続されたベースおよびコレクタに
結合されており、コレクタがコレクタ電流をベー
スに供給している。トランジスタ４４のエミツタ
は電源導体４６に結合されており、この導体４６
に動作用電位V_ccが供給される。複数のNPNトラ
ンジスタ４８，５０、および５２ｎまでは、その
コレクタが記憶装置回路３０の対応する論理出力
３２，３４からＮまでに結合されているが、その
ベース電極が基準トランジスタ３６のベースに結
合されている。トランジスタ４８，５０，５２ｎ
のエミツタはそれぞれの抵抗５４，５６、および
５８ｎを介して電源導体４２に接続されている。
トランジスタ４８，５０から５２ｎまでのコレク
タもそれぞれPNP電流源トランジスタ６０，６
２から６４ｎまでのコレクタに接続しており、
PNP電流源トランジスタのエミツタが電源導体
４６に結合されている。トランジスタ６０，６２
から６４ｎまでのベースはトランジスタ４４のベ
ースに結合されている。

論理出力３２，３４からＮまでは最初低論理状
態すなわち０の状態になつている。ただし、トラ
ンジスタ４４により供給される基準トランジスタ
３６のコレクタ電流は整合した電流源トランジス
タ６０，６２、および６４ｎにより同等に反映さ
れ、トランジスタ４８，５０、および５２ｎのエ
ミツタ領域および／または抵抗５４，５６、およ
び５８ｎは、NPN出力トランジスタがこれと接
続されているそれぞれのPNP電流源トランジス
タにより供給されるより多いコレクタ電流を流す
ように各々バイアスされるようになつていると仮
定する。この状態で、トランジスタ４８，５０か
ら５２ｎまでの各々は飽和状態にあり、論理出力
３２，３４からＮまでを低論理すなわち０出力状
態にしている。各トランジスタ４８，５０から５
２ｎのコレクタは第１の所定の電圧にクランプし
てその飽和を防止することができ、更に、第２の
所定の電圧にクランプして出力３２，３４からＮ
までの電圧の上昇により電流源トランジスタが、
トランジスタ４８，５０から５２ｎまでの格下げ
が行われたとき、飽和しないようにすることがで
きることがわかる。このようにして、そうしなけ
れば飽和トランジスタにより生ずる回路の不平衡
が防止される。

ある出力またはすべての論理出力の論理出力状
態は上述の現象を利用するベータ低下によりトラ
ンジスタ４８，５０か５２ｎまでのV_BEを選択的
に格下げすることにより高出力論理状態すなわち
論理「１」に変えることができる。したがつて、
１つ以上のトランジスタ、たとえばトランジスタ
４８のベータ（したがつてV_BE）を低下すなわち
格下げさせることにより、トランジスタは同じバ
イアス電圧Ｖをそのベースからエミツタにわたり
加えた状態で前より少ない電流を流すことにな
る。したがつて、電流源トランジスタ６０からト
ランジスタ４０に供給される電流のすべてがトラ
ンジスタ４０を通して伝導されるとはかぎられ
ず、これはもはや飽和状態になつていない。選択
されたトランジスタ４８はもはや飽和状態にない
ので、関連する論理出力は高論理状態になる。こ
のように、所定の格下げトランジスタの導通状態
は基準トランジスタ３６に関して格下げされる前
のその導通状態と比較され、出力信号の論理状態
の変化を生ずる。

任意の、またはすべてのNPNトランジスタの
V_BEは選択したトランジスタのエミツタ・ベース
接合を充分な電流で次のようにツエナー動作させ
ることにより選択的に低下させることができる。
カウンタ６６は入力６８で直列デイジタル入力信
号を受けるために使用することができる。このよ
うにして、直列の１と０とがカウンタ６６に加え
られ、これによりその所定の出力がプログラミン
グ・トランジスタ７０，７２から７４ｎまでのベ
ースに与えられる。たとえば、トランジスタ４８
の格下げをして出力３２に論理１を発生させる場
合には、トランジスタ７０のベースに接続されて
いるカウンタ６６の出力を開（open）回路にし
てベース電流ドライブを供給レール７８に接続さ
れている抵抗７６を経由してトランジスタのベー
スに加えさせる。レール７６はこれに供給される
プログラミン電圧V_PROGを受ける。次に電流はト
ランジスタ７０とトランジスタ４８の逆バイアス
されたエミツタ・ベース接合とを通して電源３８
に充分な時間供給され、トランジスタ４８のV_BE
を低下させる。同様に、トランジスタ５０から５
２ｎまでは、それぞれの抵抗８０から８２ｎまで
とトランジスタ７２から７４ｎまでとを通してベ
ース・ドライブが供給されるとき逆方向に電流を
供給することにより選択的にプログラムされる。

記憶装置セル３０は従来どおりのバイポーラ集
積回路プロセスを利用して製作され、選択的に低
下させたNPNトランジスタのV_BEと格下げをし
ないトランジスタのV_BEとを比較することにより
所望の論理出力を生ずるように永久的にプログラ
ムすることができる。記憶装置の回路は現在利用
されている従来どおりの方法と比較して比較的低
いプログラミング電流（１〜10ミリアンペア）を
用いてプログラムされる。

今度は第３図に移ると、本発明の他の実施例の
バイポーラ記憶装置セル９０が示されており、こ
れでは格下げをしない基準トランジスタ９２のベ
ータが以下に説明するように１つ以上の格下げを
したトランジスタのベータと比較される。記憶装
置回路９０は３ビツトのプログラム可能記憶装置
として示してあるが、本発明の方法を利用して任
意の数の出力論理状態を発生し得ることが理解さ
れる。記憶装置９０はそのコレクタ・エミツタ導
通径路が正の供給レール９４とNPNトランジス
タ９６および９８のコレクタとの間に結合してい
るNPN基準トランジスタ９２を備えている。ト
ランジスタ９２はベース電流ドライブを、そのエ
ミツタが正のレール９４と結合されそのコレクタ
の１つがそのベースに接続されてベース電流ドラ
イブを基準トランジスタ９２に供給するマルチ・
コレクタPNPトランジスタ１００から供給され
る。複数の電流吸込みNPNトランジスタ１０４，
１０６、および１０８は、トランジスタ９６およ
び９８と整合している装置であるが、それらのベ
ースがトランジスタ９６および９８のベースに結
合され更に端子９９に結合され、ここにバイアス
電位V_BIASが供給される。各電流吸込みトランジ
スタのコレクタ・エミツタ導通径路は記憶装置９
０のそれぞれの論理出力１１０，１１２、および
１１４と負の供給レール１０２との間に結合して
いる。各々そのコレクタ・エミツタ導通径路がレ
ール９４と電流吸込みトランジスタのそれぞれの
１つのコレクタとの間に結合している複数の電流
源トランジスタ１１６，１１８、および１２０は
電流源トランジスタのベース電極がトランジスタ
１００のそれぞれのコレクタに結合されているか
らベース電流ドライブがこのトランジスタ１００
から供給される。

トランジスタ１００は各コレクタから2I_Bに等
しい等電流を供給する電流ミラーとして働く。基
準トランジスタ９２は2I_Rのエミツタ電流を供給
するが、これはトランジスタ９６と９８とにより
取込まれる。電流吸込みトランジスタ９６と９８
とは整合しているので、それぞれI_Rの電流を吸込
む。各電流吸込みトランジスタ１０４，１０６、
および１０８はトランジスタ９６および９８と同
じようにバイアスされ、かつこれと整合している
ので、そのそれぞれのコレクタにI_Rの電流を吸込
もうとしている。

最初に各電流源トランジスタ１１６，１１８、
および１２０は基準トランジスタ９２と整合して
いると仮定すると、各々は2I_Bに等しいベース電
流が供給されているとき2I_Rの電流を出すことに
なる。したがつて、トランジスタ１０４，１０
６、および１０８はそれぞれのトランジスタ１１
６，１１８、および１２０から供給されるエミツ
タ電流すべてを吸込むことはできないので余分な
電流を各論理出力１１０，１１２、および１１４
で利用することもできる。したがつて、論理１の
出力状態が各論理出力１１６，１１８、および１
２０に発生する。各トランジスタ１１６，１１
８、および１２０のベータ（低電流ゲイン）を選
択的に低下させることにより、出力１１０，１１
２、および１１４の論理出力状態を論理「０」に
プログラムすることができる。

プログラミング回路１２６はこれから説明する
ように論理トランジスタ１１６，１１８、および
１２０の任意の１つまたはすべてを選択的に格下
げさせる手段となる。プログラミング回路１２６
はそのコレクタが正のレール９４と結合し、その
ベースが端子１３０でバイアス電位V_PROGを受け
るマルチエミツタNPNトランジスタ１２８を具
備している。バイアス抵抗１３２はトランジスタ
１２８のベースと負のレール１０２との間に接続
されている。図示のように、トランジスタ１２８
の各エミツタは論理出力トランジスタ１１６，１
１８、および１２０の１つのそれぞれのエミツタ
に接続されている。直列カウンタ１３３は、入力
１３４で直列デイジタルデータを受取るが、ベー
ス電流が抵抗１３８を経由して供給されるに応じ
てプログラミングトランジスタ１３６を導通させ
たり遮断したりする。レール１４０から抵抗１３
８を介して供給される電流はトランジスタ１３６
のベースに供給されてこれを導通させるか、ある
いはカウンタ１３２のそれぞれの出力に吸込まれ
る。トランジスタ１１６と１１８とのベースは破
線で示したようにトランジスタ１３６と同様にプ
ログラミングトランジスタのコレクタに接続され
ていることが理解される。

たとえば、トランジスタ１２０をそのベータを
低下させて上述のように端子１１４に論理０の出
力を生ずるように選択するものとすれば、トラン
ジスタ１３６のベースに接続されているカウンタ
１３３の出力は入力１３４に供給されるデイジタ
ル入力データに応答して開路される。同時に、通
常遮断されているトランジスタ１２８のベースに
は、電位V_PROGが供給されて該トランジスタを導
通させる。トランジスタ１３６は、ベース電流ド
ライブが供給されるので、導通してトランジスタ
１２０のベースの電位を下げる。トランジスタ１
２０のエミツタはトランジスタ１２８のエミツタ
と同電位にある。したがつて、電流はトランジス
タ１２８のエミツタからトランジスタ１２０のエ
ミツタ・ベースとトランジスタ１３６の低インピ
ーダンスのコレクタ・エミツタ径路を通つて供給
される。トランジスタ１１６と１１８とを格下げ
するように選択しなければ、関連するプログラミ
ングトランジスタは遮断状態のままで、トランジ
スタ１２８のそれぞれのエミツタからそのエミツ
タ・ベース接合を通して電流が流れることはな
い。

トランジスタ１２０の低電流ゲイン、ベータ、
が上述のようにして低下していると仮定すると、
コレクタ／エミツタ電流は、これに加えられる同
じベース電流2I_Bの場合より少なくなる。たとえ
ば、トランジスタ１２０のベータが50％以上減少
すると、そのエミツタに供給する電流はI_Rより少
なくなる。このようにして、トランジスタ１０８
は今度はトランジスタ１２０のエミツタから供給
される電流をすべて吸込むので論理出力端子１１
４の論理レベルが低くなる。

第２図および第３図の論理状態発生トランジス
タを選択的に格下げする回路手段はトランジスタ
と記憶装置セルの出力との間の論理回路径路を動
的に試験するのにも使用することができる。した
がつて、第２図において、出力３２，３４からＮ
までに現われる通常の論理出力信号状態は試験モ
ード中にV_PROGを、トランジスタ７０，７２から
７４ｎまでの対応する１つを導通させながら所定
のトランジスタ３２，３４からＮまでの格下げを
起すには不充分な値まで減らすことによつて回路
動作を試験するように切換えることができる。た
とえば、試験中にカウンタ６６の出力を論理
「１」にしてトランジスタ７４ｎを導通させるこ
とができる。試験モード中にV_PROGが減少すれば、
トランジスタ７４ｎが抵抗５８ｎを通して電流を
供給しトランジスタ５２ｎを遮断するようにバイ
アスする。これによりトランジスタ５２ｎと６４
ｎとに結合している出力Ｎの論理状態が切換わ
り、論理回路径路の動作が確認される。同様に、
トランジスタ１１６，１１８、および１２０とこ
れに結合している関連出力１１０，１１２、およ
び１１４との間の論理径路（第３図）は、V_PROG
の大きさを減らしながら、プログラミング手段１
２６、すなわちトランジスタ１３６とその対応部
とから成るトランジスタを選択的に導通させるこ
とにより試験することができる。このようにし
て、トランジスタ１２０がトランジスタ１３６の
導通に応じて遮断されると、出力１１４の論理状
態が高レベルから低レベルに切換わる。これによ
りトランジスタ１２０と出力１１４との間の回路
径路の試験が可能になる。同様に、トランジスタ
１１６および１１８とそのそれぞれの出力１１０
および１１２との間の回路径路を試験することが
できる。

電流源トランジスタ４４，６０，６２から６４
ｎまでを第２図では集積回路内に個別的に形成し
たように示してあるがマルチコレクタトランジス
タ１個でもマルチコレクタトランジスタ１００
（第３図）と同じ仕方で同じ機能を発揮すること
ができることが理解される。逆に、マルチコレク
タトランジスタ１００はトランジスタ４４，６
０，６２から６４ｎ（第２図）と同様の個々の
PNP電流源トランジスタで実現することができ
る。

したがつて、上に記したのは低プログラミング
電流を使用するプログラム可能なバイポーラ記憶
装置セルを提供する新規な装置と方法である。こ
れによりバイポーラ集積記憶装置セルの大きなア
レイのパツケージ内プログラミングが可能にな
る。