JPH033257A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH033257A JPH033257A JP13630689A JP13630689A JPH033257A JP H033257 A JPH033257 A JP H033257A JP 13630689 A JP13630689 A JP 13630689A JP 13630689 A JP13630689 A JP 13630689A JP H033257 A JPH033257 A JP H033257A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＥＦＲＯＭを含んだ半導体装置に係り、特
にその樹脂パッケージに封止する際の応力１１衡膜の形
成に関するものである。
にその樹脂パッケージに封止する際の応力１１衡膜の形
成に関するものである。
第５図及び第６図は従来のＥＰＲＯＭ、及びＥＰＲＯＭ
を含んだ半導体装置（ＥＦＲＯＭ内蔵マイコンなど）の
構造を示す断面図で、第５図はセラミックパッケージ、
第６図はサーディンブパッケージに封止したものである
０図においてｆｉ＋はセラミックふた、（２）は石英ガ
ラス窓、（３）はボンディングワイヤ、（４）は半導体
のチップ、（５）はリード、（６）は封止ガラスである
。これらは、ＥＦＲＯＭ、又はＥＰＲＯＭを含んだチッ
プ（４）をセラミックパッケージにダイポンドし、各バ
ッドとリード（５）との間をボンディングワイヤ（３）
で結んだ後、石英ガラス窓（２）付きのセラミックふた
（１）（又は金属製ふた）で封止したものである。
を含んだ半導体装置（ＥＦＲＯＭ内蔵マイコンなど）の
構造を示す断面図で、第５図はセラミックパッケージ、
第６図はサーディンブパッケージに封止したものである
０図においてｆｉ＋はセラミックふた、（２）は石英ガ
ラス窓、（３）はボンディングワイヤ、（４）は半導体
のチップ、（５）はリード、（６）は封止ガラスである
。これらは、ＥＦＲＯＭ、又はＥＰＲＯＭを含んだチッ
プ（４）をセラミックパッケージにダイポンドし、各バ
ッドとリード（５）との間をボンディングワイヤ（３）
で結んだ後、石英ガラス窓（２）付きのセラミックふた
（１）（又は金属製ふた）で封止したものである。
次に動作について説明する。上記のパンケージではチッ
プ（４）表面と、パッケージの間にはスキマがあり、パ
ッケージによる応力がチップ（４）に加わることはない
。ところが、ＥＦＲＯＭは実際には何度も繰り返して書
込み／消去を行うことは希れで、１度書込んだら消去す
ることなく使用することがほとんどである。
プ（４）表面と、パッケージの間にはスキマがあり、パ
ッケージによる応力がチップ（４）に加わることはない
。ところが、ＥＦＲＯＭは実際には何度も繰り返して書
込み／消去を行うことは希れで、１度書込んだら消去す
ることなく使用することがほとんどである。
そこで、高価なセラミックパッケージ封止させずに安価
な樹脂モールドパッケージに封止したＯ Ｔ Ｐ （Ｏ
ｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍａｂｌｅ； １度だけ
書込み可能）ＲＯＭ、及びＯＴＦＲＯＭ内蔵マイコンに
対する需要が増している。第７図は従来の樹脂モールド
パッケージに封止した半導体装置の構造を示す断面図で
ある０図において（３）〜（５）は第５図に示したもの
と同等である。ａυはモールド樹脂である。
な樹脂モールドパッケージに封止したＯ Ｔ Ｐ （Ｏ
ｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍａｂｌｅ； １度だけ
書込み可能）ＲＯＭ、及びＯＴＦＲＯＭ内蔵マイコンに
対する需要が増している。第７図は従来の樹脂モールド
パッケージに封止した半導体装置の構造を示す断面図で
ある０図において（３）〜（５）は第５図に示したもの
と同等である。ａυはモールド樹脂である。
この場合、モールド樹脂ａυは一般的には不透明のもの
が用いられるため、１度書き込むと２度と消すことがで
きない。
が用いられるため、１度書き込むと２度と消すことがで
きない。
モールド樹脂パンケージを用いることにより、別の問題
も発生する。モールド樹脂ａυとチップ（４）の表面と
が接しているため、モールド樹脂０υの応力がチップ（
４）に加わり、アルミスライド等の問題を引きおこす、
アルミスライドとは、モールド樹脂ａυの応力にチップ
（４）表面の最終保護膜が耐えきれずにクランクが発生
し、ボンディングワイヤ（３）が動かされる現象で、特
にモールド樹脂αυの応力が集中するチップ（４）外周
で頻発し、信鎖性上問題となる。又、モールド樹脂（１
１中には、一般にフィラーと呼ばれる、微粒子が数十％
混入されているが、これによる局所的応力に起因した半
導体装置の誤動作も、問題となっている。
も発生する。モールド樹脂ａυとチップ（４）の表面と
が接しているため、モールド樹脂０υの応力がチップ（
４）に加わり、アルミスライド等の問題を引きおこす、
アルミスライドとは、モールド樹脂ａυの応力にチップ
（４）表面の最終保護膜が耐えきれずにクランクが発生
し、ボンディングワイヤ（３）が動かされる現象で、特
にモールド樹脂αυの応力が集中するチップ（４）外周
で頻発し、信鎖性上問題となる。又、モールド樹脂（１
１中には、一般にフィラーと呼ばれる、微粒子が数十％
混入されているが、これによる局所的応力に起因した半
導体装置の誤動作も、問題となっている。
微細化に伴ない以上のような問題が顕在化し、最終保護
膜の改良等の他に、最終保護膜上に、応力を１衡するた
めの低弾性率の膜（バッファコート膜）を形成すること
が多くなっている。バッファコート膜としては、ポリイ
ミドがよく用いられる。ところが、ポリイミドは、紫外
線の透過率が低く、十分な応力！１衡効果が得られる数
μｍ以上の厚さで形成すると、紫外線は殆んど透過しな
い。
膜の改良等の他に、最終保護膜上に、応力を１衡するた
めの低弾性率の膜（バッファコート膜）を形成すること
が多くなっている。バッファコート膜としては、ポリイ
ミドがよく用いられる。ところが、ポリイミドは、紫外
線の透過率が低く、十分な応力！１衡効果が得られる数
μｍ以上の厚さで形成すると、紫外線は殆んど透過しな
い。
したがってＥＦＲＯＭ、及びＥＰＲＯＭを含む半導体装
置にバッファコート膜としてポリイミドを適用するとバ
ッファコート膜形成後にはＥＰＲＯＭの紫外線消去がで
きない。
置にバッファコート膜としてポリイミドを適用するとバ
ッファコート膜形成後にはＥＰＲＯＭの紫外線消去がで
きない。
このためＥＰＲＯＭ、及びＥＦＲＯＭを含む半導体装置
では、樹脂モールドパッケージ化してバッファコート膜
を使うことができなかった。
では、樹脂モールドパッケージ化してバッファコート膜
を使うことができなかった。
第８図は従来のＥＰＲＯＭ、及びＥ、ＦＲＯＭを含む半
導体装置を製造する際のウェハプロセスから出荷に至る
フローを示す流れ図である。図に示すごとくウニハブし
「セス完了後、ＥＦＲＯＭの書込みテストを含むウェハ
テストを実施した後、書込み内容を紫外線照射により消
去し、樹脂モールートパッケージに組立と封止（アセン
ブリ）する。
導体装置を製造する際のウェハプロセスから出荷に至る
フローを示す流れ図である。図に示すごとくウニハブし
「セス完了後、ＥＦＲＯＭの書込みテストを含むウェハ
テストを実施した後、書込み内容を紫外線照射により消
去し、樹脂モールートパッケージに組立と封止（アセン
ブリ）する。
従来のＥＦＲＯＭ、及びＥＦＲＯＭを含んだ半導体装置
は以上のように構成されているので、樹脂モールドパッ
ケージ化してもバッファコート膜を採用することができ
なかったため、高い信頼性を得ることができなかった。
は以上のように構成されているので、樹脂モールドパッ
ケージ化してもバッファコート膜を採用することができ
なかったため、高い信頼性を得ることができなかった。
この発明は上記のような問題点を解決するためになされ
たもので、モールド樹脂の応力に起因する。アルミスラ
ストや半導体装置の誤動作を抑え、高い信頼性を持つ、
ＥＰＲＯＭ及びＥＰＲＯＭを含んだ半導体装置を得るこ
とを目的とする。
たもので、モールド樹脂の応力に起因する。アルミスラ
ストや半導体装置の誤動作を抑え、高い信頼性を持つ、
ＥＰＲＯＭ及びＥＰＲＯＭを含んだ半導体装置を得るこ
とを目的とする。
（！ｉＭを解決するための手段〕
この発明に係るＥＰＲＯＭ、及びＥＦＲＯＭを含む半導
体装置は、チップ表面にバッファコート膜を設けたもの
である。
体装置は、チップ表面にバッファコート膜を設けたもの
である。
又は、特にＥＰＲＯＭメモリセル部分だけを除いて、チ
ップ表面にバッファコート膜を設けたものである。
ップ表面にバッファコート膜を設けたものである。
この発明において、チップ表面にバッファコート膜を設
けたため、モールド樹脂より受ける応力を緩衝し、アル
ミスライドや半導体装置の誤動作を抑止する。
けたため、モールド樹脂より受ける応力を緩衝し、アル
ミスライドや半導体装置の誤動作を抑止する。
第１図は、この発明の一実施例による半導体装置のチン
プレイアウトを示す平面図、第２図は第１図のチップを
樹脂モールドパッケージに封止した半導体装置の構造を
示す断面図である。図において（４）は半導体のチップ
、（５）はリード、（８）はＥＰＲＯＭメモリセル、（
９）はボンディングパソド、αのはバンファコ−１１η
はモード樹脂である。チップ（４）外周にはパンケージ
のリード（５）に接続するボンディングパッド（９）を
配置し、ＥＰＲＯＭメモリセル（８）を含むチップ（４
）の大部分（必要であればボンディングパッド（９）以
外の部分全面）をバッファコートＭ顛で被っている。
プレイアウトを示す平面図、第２図は第１図のチップを
樹脂モールドパッケージに封止した半導体装置の構造を
示す断面図である。図において（４）は半導体のチップ
、（５）はリード、（８）はＥＰＲＯＭメモリセル、（
９）はボンディングパソド、αのはバンファコ−１１η
はモード樹脂である。チップ（４）外周にはパンケージ
のリード（５）に接続するボンディングパッド（９）を
配置し、ＥＰＲＯＭメモリセル（８）を含むチップ（４
）の大部分（必要であればボンディングパッド（９）以
外の部分全面）をバッファコートＭ顛で被っている。
次に動作について説明する。バッファコート膜α０はモ
ールド樹脂αυよりの応力を緩和しアルミスライドや半
導体装置の誤動作を抑えることができる。バッファコー
ト膜αｑとしてはボリイ返ド樹脂等低弾性率の有機・無
機高分子膜を用いることができ、１μｍ以上の厚さをも
つことが望ましい。
ールド樹脂αυよりの応力を緩和しアルミスライドや半
導体装置の誤動作を抑えることができる。バッファコー
ト膜αｑとしてはボリイ返ド樹脂等低弾性率の有機・無
機高分子膜を用いることができ、１μｍ以上の厚さをも
つことが望ましい。
又、ＥＦＲＯＭ、及びＥＦＲＯＭを含んだ半導体装置に
バッファコート膜０１を形成する場合には、ウェハプロ
セスから出荷までのフローを従来例より変更することが
必要である。
バッファコート膜０１を形成する場合には、ウェハプロ
セスから出荷までのフローを従来例より変更することが
必要である。
第３図は第２図の半導体装置を製造する際のウェハプロ
セスから出荷に至るフローを示す流れ図である。紫外線
消去までのフローは第８図の従来例に示したものと同じ
であるが、樹脂モールドパッケージの場合には、アセン
ブリ後に消去することはできないため、アセンブリ後に
は全ピント書込みテストはできない、（ＥＰＲＯＭメモ
リ領域でユーザーの使わない一部の領域だけ、書込み／
読み出しテストを行なうことはできる）そこで、ＥＦＲ
ＯＭ全ビット書込みテスト以外の完成品テストを行なう
、ユーザにて書込む場合には、このまま出荷する（ブラ
ンク出荷）。ＥＦＲＯＭ全ビット書込みテストが完成品
テストで行なえないため、窓付きパッケージ品よりも不
良率が高くなることは避げられないが、可能な場合には
ＥＰＲＯＭ書込み／テストまで実施して出荷（書込み出
荷）することにより不良率を下げることはできる。
セスから出荷に至るフローを示す流れ図である。紫外線
消去までのフローは第８図の従来例に示したものと同じ
であるが、樹脂モールドパッケージの場合には、アセン
ブリ後に消去することはできないため、アセンブリ後に
は全ピント書込みテストはできない、（ＥＰＲＯＭメモ
リ領域でユーザーの使わない一部の領域だけ、書込み／
読み出しテストを行なうことはできる）そこで、ＥＦＲ
ＯＭ全ビット書込みテスト以外の完成品テストを行なう
、ユーザにて書込む場合には、このまま出荷する（ブラ
ンク出荷）。ＥＦＲＯＭ全ビット書込みテストが完成品
テストで行なえないため、窓付きパッケージ品よりも不
良率が高くなることは避げられないが、可能な場合には
ＥＰＲＯＭ書込み／テストまで実施して出荷（書込み出
荷）することにより不良率を下げることはできる。
第３図において、バッファコート膜Ｑｌ形成前までウェ
ハプロセスを行ない、Ｆ、ＦＲＯＭの書込みテストを含
むウェハテストを実施した後、書込み内容を紫外線照射
により消去し、再びウェハプロセスに戻すか、アセンブ
リ時に滴下するかして、チップ（４）表面にバッファコ
ート膜ａΦを形成する。
ハプロセスを行ない、Ｆ、ＦＲＯＭの書込みテストを含
むウェハテストを実施した後、書込み内容を紫外線照射
により消去し、再びウェハプロセスに戻すか、アセンブ
リ時に滴下するかして、チップ（４）表面にバッファコ
ート膜ａΦを形成する。
この後、樹脂モールドパッケージに封止して、バッファ
コート膜α・なしの従来例の場合と同様にＥＰＲＯＭ全
ビア）書込みテストを除く完成品テストを行ない出荷す
る。ブランク出荷と書込み出荷の関係は同じである。バ
ッファコート履α１有の場合には、第８図の従来のフロ
ーと比べると紫外線消去後、バッファコート膜Ｑｌ形成
中に発生した欠陥が檎知できない可能性がある（特にＥ
ＰＲＯＭ書込みに関する不良の場合）、この点を除けば
、ウェハプロセス−出荷フローを第３図に示したように
することにより、ＥＦＲＯＭ、及びＥＦＲＯＭを含んだ
半導体装置にバッファコート膜顛を用いることが可能で
ある。
コート膜α・なしの従来例の場合と同様にＥＰＲＯＭ全
ビア）書込みテストを除く完成品テストを行ない出荷す
る。ブランク出荷と書込み出荷の関係は同じである。バ
ッファコート履α１有の場合には、第８図の従来のフロ
ーと比べると紫外線消去後、バッファコート膜Ｑｌ形成
中に発生した欠陥が檎知できない可能性がある（特にＥ
ＰＲＯＭ書込みに関する不良の場合）、この点を除けば
、ウェハプロセス−出荷フローを第３図に示したように
することにより、ＥＦＲＯＭ、及びＥＦＲＯＭを含んだ
半導体装置にバッファコート膜顛を用いることが可能で
ある。
第４図は、この発明の他の実施例によるＥＦＲＯＭのメ
モリセル及びボンディングパッド以外の部分にバッファ
コート膜を設けた半導体装置のチンプレイアウトを示す
平面図である。図において（８）〜Ｃ１は第１図に示し
たものと同等であるので説明を省略する。ＥＰＲＯＭメ
モリセル（８）の部分のバッフアコ−））ｆｌ萌を除く
ことにより、ＥＰＲＯＭメモリセル（８）は直接モール
ド樹脂Ｇυの応力を受けることになるが、バンファコー
ト膜α俤形成後にＥＦＲＯＭの消去を行うことができる
ようになる。
モリセル及びボンディングパッド以外の部分にバッファ
コート膜を設けた半導体装置のチンプレイアウトを示す
平面図である。図において（８）〜Ｃ１は第１図に示し
たものと同等であるので説明を省略する。ＥＰＲＯＭメ
モリセル（８）の部分のバッフアコ−））ｆｌ萌を除く
ことにより、ＥＰＲＯＭメモリセル（８）は直接モール
ド樹脂Ｇυの応力を受けることになるが、バンファコー
ト膜α俤形成後にＥＦＲＯＭの消去を行うことができる
ようになる。
これにより、アセンブリ直前にＥＦＲＯＭの書込み特性
のチエツクを行うことができる。ＥＰＲＯＭメモリセル
（８）がモールド樹脂ＯＯの応力にさらされることによ
り、ＥＦＲＯＭの記憶データの揮発等の不良発生が懸念
されるが実験の結果、バッフアコ−） １１１１ Ｑｌ
なしの場合でも、良好な記憶保持特性を有しておりＥＰ
ＲＯＭメモリセル（８）部をバッファコート＠ ０１で
被わないことは信頼性の低下要因とはなっていない。
のチエツクを行うことができる。ＥＰＲＯＭメモリセル
（８）がモールド樹脂ＯＯの応力にさらされることによ
り、ＥＦＲＯＭの記憶データの揮発等の不良発生が懸念
されるが実験の結果、バッフアコ−） １１１１ Ｑｌ
なしの場合でも、良好な記憶保持特性を有しておりＥＰ
ＲＯＭメモリセル（８）部をバッファコート＠ ０１で
被わないことは信頼性の低下要因とはなっていない。
一方、バッファコートＷａα鶴を施すことにより周辺部
分の誤動作の発生は抑止され、又、特に千ノブ（４）周
囲に集中する応力による、アルミスライドも抑止するこ
とができる。
分の誤動作の発生は抑止され、又、特に千ノブ（４）周
囲に集中する応力による、アルミスライドも抑止するこ
とができる。
この発明は、以上説明した通り、ＥＰＲＯＭ、及びＥＦ
ＲＯＭを含んだ半導体装置のチップ表面を応力緩衡膜で
被ったため、モールド樹脂パッケージからの応力による
アルミスライドや半導体装置の誤動作を抑止することが
でき、信頼性を高めることができる。
ＲＯＭを含んだ半導体装置のチップ表面を応力緩衡膜で
被ったため、モールド樹脂パッケージからの応力による
アルミスライドや半導体装置の誤動作を抑止することが
でき、信頼性を高めることができる。
第１図はこの発明の一実施例による半導体装置のチップ
レイアウトを示す平面図、第２図は第１図のチップを樹
脂モールドパッケージに封止した半導体装置の構造を示
す断面図、第３図は第２図の半導体装置を製造する際の
ウェハプロセスから出荷に至るフローを示す流れ図、第
４図はこの発明の他の実施例によるＥＰＲＯＭのメモリ
セル及びボンディングパッド以外の部分にバッファコー
ト膜を設けた半導体装置のチップレイアウトを示す平面
図、第５図及び第６図は従来のＥＰＲＯＭ及びＥＰＲＯ
Ｍを含んだ半導体装置の構造を示す断面図で、第５図は
セラミックパッケージ、第６図はサーデイツプパッケー
ジに封止したものである。第７図は従来の樹脂モールド
パッケージに封止した半導体装置の構造を示す断面図、
第８図は従来のＥＰＲＯＭ及びＥＰＲＯＭを含む半導体
装置を製造する際のウェハプロセスから出荷に至るフロ
ーを示す流れ図である。 図において、（４）はチップ、（５）はリード、（８）
はＥＰＲＯＭメモリセル、（９）はボンディングパッド
、ＯＩはバッファコート膜、ａυはモールド樹脂である
。 なお、図中、同一符号は同一、又は相当部分を示す。
レイアウトを示す平面図、第２図は第１図のチップを樹
脂モールドパッケージに封止した半導体装置の構造を示
す断面図、第３図は第２図の半導体装置を製造する際の
ウェハプロセスから出荷に至るフローを示す流れ図、第
４図はこの発明の他の実施例によるＥＰＲＯＭのメモリ
セル及びボンディングパッド以外の部分にバッファコー
ト膜を設けた半導体装置のチップレイアウトを示す平面
図、第５図及び第６図は従来のＥＰＲＯＭ及びＥＰＲＯ
Ｍを含んだ半導体装置の構造を示す断面図で、第５図は
セラミックパッケージ、第６図はサーデイツプパッケー
ジに封止したものである。第７図は従来の樹脂モールド
パッケージに封止した半導体装置の構造を示す断面図、
第８図は従来のＥＰＲＯＭ及びＥＰＲＯＭを含む半導体
装置を製造する際のウェハプロセスから出荷に至るフロ
ーを示す流れ図である。 図において、（４）はチップ、（５）はリード、（８）
はＥＰＲＯＭメモリセル、（９）はボンディングパッド
、ＯＩはバッファコート膜、ａυはモールド樹脂である
。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）半導体基板上に作り込まれた、能動、受動素子と
配線と、配線層間の絶縁膜と、これらの上にボンディン
グパッド以外の部分に形成された最終保護膜と、その上
に少なくともボンディングパッドを開孔するように形成
された応力緩衡膜とより成る半導体のチップと、上記ボ
ンディングパッドより電極を取り出すリード、及びボン
ディングワイヤと、外部に接続するリード部を除きそれ
らの全てを内包するように形成されたモールド樹脂より
成ることを特徴とするＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａ
ｌｌｙＰｒｏｇｒａｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍ
ｏｒｙ）及びＥＰＲＯＭを含んだ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136306A JP2830067B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136306A JP2830067B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033257A true JPH033257A (ja) | 1991-01-09 |
| JP2830067B2 JP2830067B2 (ja) | 1998-12-02 |
Family
ID=15172115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1136306A Expired - Fee Related JP2830067B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830067B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5990961A (ja) * | 1982-11-16 | 1984-05-25 | Nippon Denso Co Ltd | 半導体記憶装置 |
| JPS63181451A (ja) * | 1987-01-23 | 1988-07-26 | Hitachi Maxell Ltd | 半導体装置 |
-
1989
- 1989-05-30 JP JP1136306A patent/JP2830067B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5990961A (ja) * | 1982-11-16 | 1984-05-25 | Nippon Denso Co Ltd | 半導体記憶装置 |
| JPS63181451A (ja) * | 1987-01-23 | 1988-07-26 | Hitachi Maxell Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2830067B2 (ja) | 1998-12-02 |
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