JPH0330304B2 - - Google Patents
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- JPH0330304B2 JPH0330304B2 JP56184213A JP18421381A JPH0330304B2 JP H0330304 B2 JPH0330304 B2 JP H0330304B2 JP 56184213 A JP56184213 A JP 56184213A JP 18421381 A JP18421381 A JP 18421381A JP H0330304 B2 JPH0330304 B2 JP H0330304B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
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Description
【発明の詳細な説明】
＜発明の技術分野＞
本発明は半導体集積回路装置本体の信号処理機
能の良否を簡易にテストし得るようにした集積回
路装置に関する。DETAILED DESCRIPTION OF THE INVENTION <Technical Field of the Invention> The present invention relates to an integrated circuit device in which the quality of a signal processing function of a semiconductor integrated circuit device itself can be easily tested.
＜従来の技術とその問題点＞
近時、各種信号処理回路の集積回路化、つまり
IC化が進められている。この集積回路を製造し
たとき、その信号処理機能が正常に働くか否かを
テストすること言い換えれば、良品と不良品を区
別することは非常に重要であり、従来では専用の
テスト装置を用いて集積回路装置（素子）毎に
AC特性、DC特性、論理機能を調べてテストがな
されている。特に論理機能のテストでは、その動
作命令を与えるテストプログラムを用い、論理出
力を監視することによりその良否を判定すること
が行われている。<Conventional technology and its problems> Recently, various signal processing circuits have been integrated into integrated circuits.
The use of IC is progressing. When this integrated circuit is manufactured, it is very important to test whether its signal processing function works properly.In other words, it is very important to distinguish between good products and defective products. For each integrated circuit device (element)
It has been tested by examining AC characteristics, DC characteristics, and logic functions. In particular, when testing logic functions, a test program that provides operating instructions is used to monitor logic outputs to determine whether they are good or bad.
然し、集積回路の高密度化に伴つて１つの集積
回路が有する論理機能が多様化し、この結果膨大
な命令の組合さを備えたテストプログラムが必要
となつてきている。これ故、１つの集積回路のテ
ストに要する時間が長くなり、テスト効率が低下
していた。またこのようなテストプログラムを用
いて動作命令を集積回路を与える為の結線構造が
煩雑化する上、各命令に対する実行処理結果を常
時監視することご必要なので、この点でも効率が
非常に悪かつた。 However, as the density of integrated circuits has increased, the logical functions of a single integrated circuit have become more diverse, and as a result, test programs with a vast number of combinations of instructions have become necessary. Therefore, the time required to test one integrated circuit becomes long, and the test efficiency decreases. In addition, using such a test program, the wiring structure for providing operating instructions to the integrated circuit becomes complicated, and it is necessary to constantly monitor the execution processing results for each instruction, which is also very inefficient. Ta.
＜発明の目的＞
本発明はこのような事情を考慮してなされたも
ので、その目的とするところは、集積回路装置本
体の信号処理機能を簡易に且つ効率良くテストす
ることのできる集積回路装置を提供することにあ
る。<Object of the Invention> The present invention has been made in consideration of the above circumstances, and its purpose is to provide an integrated circuit device that can easily and efficiently test the signal processing function of the integrated circuit device itself. Our goal is to provide the following.
＜発明の構成＞
本発明は集積回路装置本体に対するテストプロ
グラムを予め記憶してなるメモリと、テスト開始
指令信号を受けて作動を開始して信号端子から入
力される命令に代えて上記メモリに記憶されたテ
ストプログラムを集積回路装置本体に与えて実行
させ、この集積回路装置本体による前記テストプ
ログラムの実行完了時に所定の信号を出力するテ
スト制御回路とを−半導体基板上に同時集積し、
上記テスト開始指令信号の入力時点から前記テス
トプログラムの実行完了を示す所定の信号の出力
時点までの時間から前記集積回路装置本体の良否
の判定を行うように構成したことを特徴とするも
のである。<Structure of the Invention> The present invention includes a memory in which a test program for an integrated circuit device main body is stored in advance, and a test program that starts operation upon receiving a test start command signal and stores it in the memory in place of a command input from a signal terminal. a test control circuit that applies a test program to the integrated circuit device main body for execution and outputs a predetermined signal when the integrated circuit device main body completes execution of the test program;
The device is characterized in that the quality of the integrated circuit device body is determined based on the time from when the test start command signal is input to when a predetermined signal indicating completion of execution of the test program is output. .
＜発明の効果＞
従つて本発明によれば、内臓されたテストプロ
グラムに従つて集積回路装置本体にテスト処理を
実行させ、その実行完了の信号を得ることだけに
より、容易に且つ正確に所定の信号処理機能の良
否を判定することが可能となる。つまり、テスト
の実行からその終了までの時間を観測するだけで
信号処理機能の良否を適切に判定できる。しかも
個々の集積回路装置毎に独立にテストを行い得る
ので、従来のようなテスト装置を接続する等の煩
らわしさがなく、また多数同時のテストを行い得
る。故にテスト効率の向上を期待することができ
る等の絶大なる効果を奏する。<Effects of the Invention> Therefore, according to the present invention, a predetermined test can be easily and accurately performed simply by causing the integrated circuit device main body to execute a test process according to a built-in test program and obtaining a signal indicating the completion of the test process. It becomes possible to determine whether the signal processing function is good or bad. In other words, the quality of the signal processing function can be appropriately determined simply by observing the time from execution to completion of the test. Moreover, since each integrated circuit device can be tested independently, there is no need for the trouble of connecting conventional test equipment, and a large number of tests can be performed simultaneously. Therefore, it is possible to expect great effects such as improvement in test efficiency.
＜発明の実施例＞
以下、図面を参照して本発明の一実施例につき
説明する。<Embodiment of the Invention> An embodiment of the invention will be described below with reference to the drawings.
第１図は実施例装置の全体を示す概略構成図で
ある。集積回路装置１は、半導体基板上に命令レ
ジスタ１１やプログラムタウンタ１２等からな
り、外部命令を受けて所定の信号処理（論理処
理）を実行する集積回路装置本体、この装置本体
に対するテストプログラムを予め記憶してなる読
出し専用メモリ（ROM）１３、このテストプロ
グラムを用いて前記装置本体のテストを実行させ
るテスト制御回路１４、そして上記テストプログ
ラムと外部命令を選択的に切換えて前記命令レジ
スタ１１に与えるマルチプレクサ（MPX）１５
等を集積して構成される。集積回路装置本体は、
命令レジスタ１１に格納された命令プログラム
と、そのときのプログラムカウンタ１２にセツト
されたカウント値（ロケーシヨンの値）とに従つ
て所定の信号処理を実行するものである、そし
て、上記命令レジスタ１１に与えられる命令プロ
グラムは、常時はピン１６を介して与えられ、ま
たプログラムカウンタ１２にセツトされるデータ
はピン１７を介して入出力されるようになつてい
る。 FIG. 1 is a schematic diagram showing the entire structure of the embodiment device. The integrated circuit device 1 consists of an instruction register 11, a program counter 12, etc. on a semiconductor substrate, an integrated circuit device body that receives external commands and executes predetermined signal processing (logical processing), and a test program for this device body. A read-only memory (ROM) 13 in which the test program is stored in advance, a test control circuit 14 that executes a test of the main body of the apparatus using this test program, and a test control circuit 14 that selectively switches between the test program and external instructions and stores them in the instruction register 11. Multiplexer (MPX) 15
It is composed of a collection of etc. The integrated circuit device body is
Predetermined signal processing is executed according to the instruction program stored in the instruction register 11 and the count value (location value) set in the program counter 12 at that time. The supplied instruction program is normally supplied via pin 16, and data set in program counter 12 is input/output via pin 17.
前記ROM１３に蓄積されるテストプログラム
は、この集積回路装置の製造時に予め書込まれる
ものである。そして、回路装置本体のテスト時に
は、前記テスト制御回路１４の影響を受けて順次
読出され、MPX１５を介して命令レジスタ１１
にセツトされる。従つて、回路装置本体は、テス
トプログラムに従つて所定の信号処理を実行する
ことになる。 The test program stored in the ROM 13 is written in advance at the time of manufacturing this integrated circuit device. When testing the main body of the circuit device, they are read out sequentially under the influence of the test control circuit 14, and sent to the instruction register 11 via the MPX 15.
is set to Therefore, the circuit device main body executes predetermined signal processing according to the test program.
さて、テスト制御回路１４は、ピン１８より第
２図ａに示すテスト開始指令信号を受けて作動を
開始する。このテスト制御回路１４は、その作動
時には第２図ｂに示すようにＬレベルの信号をペ
ン１９を介して出力する如く構成されており、作
動終了時、つまりテスト完了時には再び出力信号
をＨレベルに復帰させている。しかし上記テスト
開始信号が与えられると、テスト制御回路１４は
集積回路装置をテストモードにセツトし、レジス
タ１１に格納されている内容を一時的にセーブす
る。そしてプログラムカウンタ１２には、テスト
プログラムの実行開始番地をセツトする。その
後、テストプログラムプログラムカウンタ１２に
セツトされるロケーシヨンデータに従つてROM
１３から順次読出して命令レジスタ１１にセツト
し、その実行を行わしめる。そして、テプログラ
ムの実行を終了したとき、テスト制御回路１４は
前記テストモードを解除し、先にセーブした命令
レジスタ１１の内容を同レジスタ１１に復帰させ
て前記出力信号をＨレベルにする。 Now, the test control circuit 14 starts its operation upon receiving the test start command signal shown in FIG. 2a from the pin 18. This test control circuit 14 is configured to output an L level signal through the pen 19 as shown in FIG. is being reinstated. However, when the test start signal is applied, the test control circuit 14 sets the integrated circuit device in a test mode and temporarily saves the contents stored in the register 11. Then, the program counter 12 is set with the execution start address of the test program. Thereafter, the ROM is loaded according to the location data set in the test program program counter 12.
13 and set in the instruction register 11 for execution. When the execution of the test program is finished, the test control circuit 14 cancels the test mode, restores the previously saved contents of the instruction register 11 to the same register 11, and sets the output signal to H level.
かくして今、ピン１９から出力される信号に従
つて、テスト開始時tSTからテスト完了時tEまでの
時間を測定すれば、前記集積回路装置本体の信号
処理機能の良否が判定される。即ち予め明らかに
なつている不良箇所のない集積回路装置における
テストプログラムの実行処理時間を求めておき、
この標準実行処理時間とテスト対象である集積回
路装置におけるテストプログラム実行時間とを比
較することによつて、その良否を判定することが
できる。即ち、計測時間が殆んど等しい場合、こ
れを良品として判定することができる。 Thus, by measuring the time from the test start time t ST to the test completion time t E according to the signal output from pin 19, it is possible to determine whether the signal processing function of the integrated circuit device main body is good or bad. In other words, the execution processing time of a test program on an integrated circuit device with no known defects is determined in advance.
By comparing this standard execution processing time with the test program execution time in the integrated circuit device to be tested, it is possible to determine whether it is acceptable or not. That is, if the measurement times are almost equal, it can be determined that the product is non-defective.
ちなみにテストプログラムの実行時間TOKは、
テストプログラムの命令総数をｎ、命令ｉがテス
トプログラムを実行して正常に終了したときの命
令ｉの出現回数をNi、命名ｉの実行時間をTiと
した場合、
TOK＝o
〓i=1
Ni・Ti
として定義することができる。従つて集積回路装
置本体に不良箇所が存在するとき、テストプログ
ラムによる不良箇所の検出によつてプログラムを
エラールーチンに分岐させてテストプログラムを
終了するようにしておけば、そのとき前記テスト
は先に示した実行時間TOKとは異なる時間で終了
することになり、これを不良品として検出するこ
とが可能となる。また他の不良箇所検出によつて
上記エラールーチンに分岐できないときは、テス
ト時間が実行時間TOK以上に長くなることにな
る。従つてこのような場合も不良品として検出す
ることが可能となる。 By the way, the test program execution time T OK is
If the total number of instructions in the test program is n, the number of times instruction i appears when the test program finishes normally is Ni, and the execution time of naming i is Ti, then T OK = o 〓 i=1 It can be defined as Ni・Ti. Therefore, when there is a defective part in the main body of the integrated circuit device, if the test program detects the defective part and branches the program to an error routine and terminates the test program, then the test can be performed first. The process ends at a time different from the indicated execution time T OK , and this can be detected as a defective product. Furthermore, if it is not possible to branch to the error routine due to detection of another defective location, the test time will be longer than the execution time T OK . Therefore, even in such a case, it is possible to detect the product as a defective product.
以上説明したように本装置によれば、集積回路
装置にテスト開始指令信号を与えて、テスト制御
回路１４の出力信号からテスト実行時間を計測す
るだけで、非常に簡易にその良否の判定を行うこ
とができる。しかもこのテストは、個個の集積回
路装置がそれ自体に内臓されたテストプログラム
に従つて実行するので非常に簡単である。その
上、別個のテスト装置を準備して結線する等の煩
わしさがなく、多数個同時のテスト作業も極めて
容易であると言う効果を奏する更には集積回路装
置をシステムに組込んだ場合にも、システムから
取外すことなしにテストを行い得ると言う、従来
には期待することのできない絶大なる効果を奏す
る。 As explained above, according to the present device, the acceptability of the integrated circuit device can be determined very easily by simply giving a test start command signal to the integrated circuit device and measuring the test execution time from the output signal of the test control circuit 14. be able to. Moreover, this test is very simple because each integrated circuit device executes it according to its own built-in test program. In addition, there is no need to prepare and connect separate test equipment, and it is extremely easy to test multiple devices at the same time. , it is possible to perform tests without removing it from the system, which is a tremendous effect that could not be expected in the past.
尚、本発明は上記実施例に限定されるものでは
ない。例えば集積回路装置本体の信号処理機能は
規定されるものではなく、複数の異なつた信号処
理機能を備えていてもよい。要するに本発明はそ
の要旨を逸脱しない範囲で種々変形して実施する
ことができる。 Note that the present invention is not limited to the above embodiments. For example, the signal processing function of the integrated circuit device main body is not specified, and the integrated circuit device may have a plurality of different signal processing functions. In short, the present invention can be implemented with various modifications without departing from the gist thereof.
第１図は本発明の一実施例を示す集積回路装置
の概略構成図、第２図は同実施例装置の作用を示
す信号波形図である。
１……集積回路装置、１１……命令レジスタ、
１２……プログラムカウンタ、１３……読出し専
用メモリ、１４……テスト制御回路、１５……マ
ルチプレクサ、１６，１７，１８，１９……ピ
ン。
FIG. 1 is a schematic configuration diagram of an integrated circuit device showing an embodiment of the present invention, and FIG. 2 is a signal waveform diagram showing the operation of the device of the embodiment. 1... integrated circuit device, 11... instruction register,
12...Program counter, 13...Read-only memory, 14...Test control circuit, 15...Multiplexer, 16, 17, 18, 19...Pins.
Claims (1)
信号処理を実行する集積回路装置本体と、予め上
記集積回路装置本体に対するテストプログラムを
記憶してなるメモリと、テスト開始指令信号を受
けて作動を開始して前記信号端子から入力される
命令に代えて前記メモリに記憶されたテストプロ
グラムを前記集積回路装置本体に与えて実行さ
せ、この集積回路装置本体による前記テストプロ
グラムの実行完了時に所定の信号を出力するテス
ト制御回路とを一半導体基板上に同時集積してな
り、 前記テスト制御回路に対するテスト開始指令信
号の入力時点から前記テスト制御回路がテストプ
ログラムの実行完了を示す所定の信号を出力する
までの時間から前記集積回路装置本体の良否の判
定を行い得るように構成したことを特徴とする集
積回路装置。[Claims] 1. An integrated circuit device main body that executes predetermined signal processing in response to a command input from a signal terminal, a memory that stores a test program for the integrated circuit device main body in advance, and a test start command. When the main body of the integrated circuit device starts operating in response to a signal, the test program stored in the memory is given to the main body of the integrated circuit device in place of the command input from the signal terminal, and the test program is executed by the main body of the integrated circuit device. A test control circuit that outputs a predetermined signal upon completion of execution is simultaneously integrated on one semiconductor substrate, and the test control circuit indicates completion of execution of the test program from the time when a test start command signal is input to the test control circuit. An integrated circuit device characterized in that the integrated circuit device is configured to be able to determine the quality of the integrated circuit device main body based on the time it takes to output a predetermined signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56184213A JPS5885544A (en) | 1981-11-17 | 1981-11-17 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56184213A JPS5885544A (en) | 1981-11-17 | 1981-11-17 | Integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5885544A JPS5885544A (en) | 1983-05-21 |
| JPH0330304B2 true JPH0330304B2 (en) | 1991-04-26 |
Family
ID=16149339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56184213A Granted JPS5885544A (en) | 1981-11-17 | 1981-11-17 | Integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5885544A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69125140T2 (en) * | 1990-09-20 | 1997-06-19 | Fujitsu Ltd | INTEGRATED SEMICONDUCTOR CIRCUIT WITH TEST CONTROL CIRCUIT IN AN I / O AREA |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5676854A (en) * | 1979-11-28 | 1981-06-24 | Nec Corp | Integrated circuit device |
| JPS56140439A (en) * | 1980-04-03 | 1981-11-02 | Minatoerekutoronikusu Kk | Pattern generator |
-
1981
- 1981-11-17 JP JP56184213A patent/JPS5885544A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5676854A (en) * | 1979-11-28 | 1981-06-24 | Nec Corp | Integrated circuit device |
| JPS56140439A (en) * | 1980-04-03 | 1981-11-02 | Minatoerekutoronikusu Kk | Pattern generator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5885544A (en) | 1983-05-21 |
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