JPH03290976A - 半導体可変容量素子 - Google Patents
半導体可変容量素子Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明では、半導体を用いた可変量素子に関するもので
ある。
ある。
半導体可変量素子としては、ＰＮ接合構造を用いたＰＮ
接合ダイオードとＭＯＳ構造を用いたＭＯＳバラクタと
がある。ＰＮ接合ダイオードに逆方向に電圧を印加する
と、接合容量が変化を示したり、接合容量が非直線性を
示したりする。前者を利用するものに電圧可変容量素子
（バリキャップ）があり、後者を主に利用するものにバ
ラクタダイオードがある。ＰＮ接合ダイオードの場合、
ＰＮ接合の空乏層の広がりを用にるため容量変化率は大
きくできず、そのため不純物濃度分布のこう配を急にす
るような工夫がなされてきた。ＰＮ接合ダイオードの場
合、性能指数Ｑは大きい方が望ましいが直列抵抗のため
大きくすることができなかった。さらにＰＮ接合ダイオ
ードの場合、リーク電流は小さい方が望ましいが空乏層
内での電子と正孔による生成電流のため小さくすること
ができなかった。そしてＭＯＳバラクタの場合、バラク
タの最大容量と最小容量との比が小さいという問題と、
しきい値電圧の正確制御という点で困難性があった。
接合ダイオードとＭＯＳ構造を用いたＭＯＳバラクタと
がある。ＰＮ接合ダイオードに逆方向に電圧を印加する
と、接合容量が変化を示したり、接合容量が非直線性を
示したりする。前者を利用するものに電圧可変容量素子
（バリキャップ）があり、後者を主に利用するものにバ
ラクタダイオードがある。ＰＮ接合ダイオードの場合、
ＰＮ接合の空乏層の広がりを用にるため容量変化率は大
きくできず、そのため不純物濃度分布のこう配を急にす
るような工夫がなされてきた。ＰＮ接合ダイオードの場
合、性能指数Ｑは大きい方が望ましいが直列抵抗のため
大きくすることができなかった。さらにＰＮ接合ダイオ
ードの場合、リーク電流は小さい方が望ましいが空乏層
内での電子と正孔による生成電流のため小さくすること
ができなかった。そしてＭＯＳバラクタの場合、バラク
タの最大容量と最小容量との比が小さいという問題と、
しきい値電圧の正確制御という点で困難性があった。
従来の電圧可変容量素子（バリキャップ）およびバラク
タダイオードの容量変化率そして性能指数Ｑはともに小
さく、リーク電流は大きいという欠点があった。さらに
ＮＯＳバラクタも最大容量と最小容量との比が小さいと
いう欠点があった。そこで、本発明は大きな容量変化率
、大きな性能指数Ｑ、そして小さなリーク電流を有する
素子およびその製造方法を提供することを目的としてい
る。
タダイオードの容量変化率そして性能指数Ｑはともに小
さく、リーク電流は大きいという欠点があった。さらに
ＮＯＳバラクタも最大容量と最小容量との比が小さいと
いう欠点があった。そこで、本発明は大きな容量変化率
、大きな性能指数Ｑ、そして小さなリーク電流を有する
素子およびその製造方法を提供することを目的としてい
る。
前記目的を達成するため、図を用いて本発明の可変容量
素子の説明をする。可変容量素子の基本構成を第１図と
第５図に示す。
素子の説明をする。可変容量素子の基本構成を第１図と
第５図に示す。
第１図はＰ型半導体層１の上に、Ｎ型半導体層２を例え
ば、エピタキシアル成長によって形成し、前記Ｎ型半導
体層２上に絶縁膜３を形成し、前記絶縁膜３上に電極４
を蒸着し、結晶裏面にオーミック電極５を形成する図を
示す。
ば、エピタキシアル成長によって形成し、前記Ｎ型半導
体層２上に絶縁膜３を形成し、前記絶縁膜３上に電極４
を蒸着し、結晶裏面にオーミック電極５を形成する図を
示す。
第５図はＮ型半導体層２の上にＰ型半導体層１を形成す
る所の工程以外は第１図と同様であることを示す図であ
る。
る所の工程以外は第１図と同様であることを示す図であ
る。
図面を使って、本発明の作用を説明する。
Ｐ型半導体とＮ型半導体よりなるＰＮ接合に順方向電圧
が印加されるとＰ型半導体からＮ型半導体に正孔が注入
され、Ｎ型半導体からＰ型半導体に電子が注入されるこ
とは周知の事実である。
が印加されるとＰ型半導体からＮ型半導体に正孔が注入
され、Ｎ型半導体からＰ型半導体に電子が注入されるこ
とは周知の事実である。
第２図に示すように、Ｐ型半導体層１を接地して、電極
４に負電圧を印加すると、このＰＮ接合は順方向に電圧
が印加される。この印加電圧はＰ型半導体層１からＮ型
半導体層２に正孔を注入させ、注入正孔はＮ型半導体層
２と絶縁膜３との界面に到達し、この正孔は容量値を与
える。上記負電圧を更に大きくすると、注入される正孔
数は指数関数的に増加し、可変容量素子の容量値は大き
く増加する。電極４をＯ〔Ｖ〕にすると、絶縁膜側のＮ
型半導体表面は平たんなエネルギーバンド構造になり、
このとき可変容量素子容量値は最小になる。また、第６
図には、Ｎ型半導体層２を接地して、電極に正電圧を印
加する場合が示されている。この場合もＰＮ接合に順方
向電圧が印加され、Ｎ型半導体層２からＰ型半導体層１
に電子が注入され、注入電子はＰ型半導体層１と絶縁膜
３との界面に到達し、この電子は容量値を与える。
４に負電圧を印加すると、このＰＮ接合は順方向に電圧
が印加される。この印加電圧はＰ型半導体層１からＮ型
半導体層２に正孔を注入させ、注入正孔はＮ型半導体層
２と絶縁膜３との界面に到達し、この正孔は容量値を与
える。上記負電圧を更に大きくすると、注入される正孔
数は指数関数的に増加し、可変容量素子の容量値は大き
く増加する。電極４をＯ〔Ｖ〕にすると、絶縁膜側のＮ
型半導体表面は平たんなエネルギーバンド構造になり、
このとき可変容量素子容量値は最小になる。また、第６
図には、Ｎ型半導体層２を接地して、電極に正電圧を印
加する場合が示されている。この場合もＰＮ接合に順方
向電圧が印加され、Ｎ型半導体層２からＰ型半導体層１
に電子が注入され、注入電子はＰ型半導体層１と絶縁膜
３との界面に到達し、この電子は容量値を与える。
正電圧を増加さすと、注入電子数は指数関数的に増加し
、可変容量素子の容量値は大きく増加する。電極４をＯ
〔Ｖ〕にすると、絶縁膜側のＰ型半導体表面は平たんな
エネルギーバンド（フラットバンド）構造になり、この
とき可変容量素子の容量値は最小になる。
、可変容量素子の容量値は大きく増加する。電極４をＯ
〔Ｖ〕にすると、絶縁膜側のＰ型半導体表面は平たんな
エネルギーバンド（フラットバンド）構造になり、この
とき可変容量素子の容量値は最小になる。
次に、本発明における可変容量素子の製造方法と、それ
によって得られた可変容量素子について説明する。
によって得られた可変容量素子について説明する。
第１図に示した可変容量素子の実施例について説明する
。Ｐ型半導体層には、比抵抗２〜６Ω・ｃｍのシリコン
Ｐ型半導体基板を使用し、エピタキシァル成長法によっ
てシリコンＰ型半導体基板上に、比抵抗１〜５Ω・ｃｍ
のシリコンＮ半導体と厚さ１０μｍ形成する。次に、上
記シリコンＮ型半導体表面に絶縁膜として厚さ２０００
□のｓｉｏ２膜を熱酸化法によって形成する。次に、ｓ
ｉｏ２膜に電極を蒸着し、さらにシリコンＰ型半導体基
板の表面に裏面電極を蒸着形成する。以上が本発明の第
１図の実施例の構成である。
。Ｐ型半導体層には、比抵抗２〜６Ω・ｃｍのシリコン
Ｐ型半導体基板を使用し、エピタキシァル成長法によっ
てシリコンＰ型半導体基板上に、比抵抗１〜５Ω・ｃｍ
のシリコンＮ半導体と厚さ１０μｍ形成する。次に、上
記シリコンＮ型半導体表面に絶縁膜として厚さ２０００
□のｓｉｏ２膜を熱酸化法によって形成する。次に、ｓ
ｉｏ２膜に電極を蒸着し、さらにシリコンＰ型半導体基
板の表面に裏面電極を蒸着形成する。以上が本発明の第
１図の実施例の構成である。
第２図は第１図の実施例の構成において、シリコンＰ型
半導体基板を接地しｓｉｏ２膜上の電極に負電圧を印加
する図である。この場合、ＰＮ接合には順方向電圧が印
加されている。第３図は第２図の装置における容量測定
結果を示す。第４図は第２図の説明図である。ＰＮ接合
に順方向電圧を印加することは第５図の構成にも適用で
きることは言うまでもない。第６図には第５図の構成に
おいて、シリコンＮ型半導体基板を接地し、電極に正電
圧を印加する適用図を示す。
半導体基板を接地しｓｉｏ２膜上の電極に負電圧を印加
する図である。この場合、ＰＮ接合には順方向電圧が印
加されている。第３図は第２図の装置における容量測定
結果を示す。第４図は第２図の説明図である。ＰＮ接合
に順方向電圧を印加することは第５図の構成にも適用で
きることは言うまでもない。第６図には第５図の構成に
おいて、シリコンＮ型半導体基板を接地し、電極に正電
圧を印加する適用図を示す。
これまで、シリコンを用いて説明してきたがＰ型半導体
及びＮ型半導体よりなるＰＮ接合が形成されるならば、
シリコン以外の材料でも差し支えないことは明らかであ
る。
及びＮ型半導体よりなるＰＮ接合が形成されるならば、
シリコン以外の材料でも差し支えないことは明らかであ
る。
本発明は、以上説明したように構成されているので、以
下に記載されるような効果を奏する。
下に記載されるような効果を奏する。
第１図の可変容量素子では、負電圧を、第５図の可変容
量素子では、正電圧を印加することによってＰＮ接合に
は順方向電圧が印加される状例を作る。これにより正孔
または電子が半導体表面に注入され、大きな容量変化率
、大きな性能指数Ｑを有する可変容量素子を得ることが
できる。更に、絶縁膜の採用により小さなリーク電流を
有する可変容量子をも得ることができる様になる。
量素子では、正電圧を印加することによってＰＮ接合に
は順方向電圧が印加される状例を作る。これにより正孔
または電子が半導体表面に注入され、大きな容量変化率
、大きな性能指数Ｑを有する可変容量素子を得ることが
できる。更に、絶縁膜の採用により小さなリーク電流を
有する可変容量子をも得ることができる様になる。
第１図は本発明に係るＰ型半導体基板使用の可変容量素
子を示す慢成図、第２図は第１図の使用方法を示す図、
第３図は第２図に基づく測定結果を示す図、第４図は第
２図のバンド構造図、第５図は本発明に係るＮ型半導体
基板使用の可変容量素子を示す図、第６図は第５図の使
用方法を示す図である。
子を示す慢成図、第２図は第１図の使用方法を示す図、
第３図は第２図に基づく測定結果を示す図、第４図は第
２図のバンド構造図、第５図は本発明に係るＮ型半導体
基板使用の可変容量素子を示す図、第６図は第５図の使
用方法を示す図である。
Claims (1)
- 【特許請求の範囲】 １ Ｐ型半導体層（１）の上にＮ型半導体層（２）及び
絶縁膜（３）及び電極（４）を順次形成してなる可変容
量素子。 ２ Ｎ型半導体層（２）の上にＰ型半導体層（１）及び
絶縁膜（３）及び電極（４）を順次形成してなる可変容
量素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2091865A JP2761961B2 (ja) | 1990-04-06 | 1990-04-06 | 半導体可変容量素子 |
| US07/677,154 US5093694A (en) | 1990-04-06 | 1991-03-29 | Semiconductor variable capacitance diode with forward biasing |
| EP91302953A EP0452035A1 (en) | 1990-04-06 | 1991-04-04 | Semiconductor variable capacitance diode |
| KR1019910005580A KR940010917B1 (ko) | 1990-04-06 | 1991-04-06 | 반도체 가변용량소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2091865A JP2761961B2 (ja) | 1990-04-06 | 1990-04-06 | 半導体可変容量素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03290976A true JPH03290976A (ja) | 1991-12-20 |
| JP2761961B2 JP2761961B2 (ja) | 1998-06-04 |
Family
ID=14038451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2091865A Expired - Fee Related JP2761961B2 (ja) | 1990-04-06 | 1990-04-06 | 半導体可変容量素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5093694A (ja) |
| EP (1) | EP0452035A1 (ja) |
| JP (1) | JP2761961B2 (ja) |
| KR (1) | KR940010917B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7786818B2 (en) | 2004-12-10 | 2010-08-31 | Polyic Gmbh & Co. Kg | Electronic component comprising a modulator |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789801A (en) * | 1995-11-09 | 1998-08-04 | Endgate Corporation | Varactor with electrostatic barrier |
| WO1997023001A1 (en) * | 1995-12-15 | 1997-06-26 | Valery Moiseevich Ioffe | Semiconductor device |
| US6037650A (en) * | 1995-12-15 | 2000-03-14 | Ioffe; Valery Moiseevich | Variable capacitance semiconductor device |
| WO2002050919A1 (fr) * | 2000-12-21 | 2002-06-27 | Kolesnikov, Vladimir Ilich | Dispositif semi-conducteur |
| US6642607B2 (en) | 2001-02-05 | 2003-11-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| EP1791183A1 (en) * | 2005-11-24 | 2007-05-30 | Technische Universiteit Delft | Varactor element and low distortion varactor circuit arrangement |
| JP5180091B2 (ja) * | 2005-11-24 | 2013-04-10 | テクニシェ・ウニフェルシテイト・デルフト | バラクタ素子および低歪バラクタ回路装置 |
| CN113271078B (zh) * | 2021-05-19 | 2023-10-24 | 上海鸿晔电子科技股份有限公司 | 一种滤波器的制造方法 |
| CN113270700B (zh) * | 2021-05-19 | 2022-11-15 | 上海鸿晔电子科技股份有限公司 | 一种滤波器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1514398A1 (de) * | 1965-02-09 | 1969-09-11 | Siemens Ag | Halbleiteranordnung |
| US3922571A (en) * | 1974-06-12 | 1975-11-25 | Bell Telephone Labor Inc | Semiconductor voltage transformer |
| US4214252A (en) * | 1977-08-06 | 1980-07-22 | U.S. Philips Corporation | Semiconductor device having a MOS-capacitor |
| JPS5843579A (ja) * | 1981-09-09 | 1983-03-14 | Clarion Co Ltd | 可変容量素子 |
| US4745454A (en) * | 1985-01-07 | 1988-05-17 | Advanced Micro Devices, Inc. | High capacity semiconductor capacitance device structure |
| US4903086A (en) * | 1988-01-19 | 1990-02-20 | E-Systems, Inc. | Varactor tuning diode with inversion layer |
-
1990
- 1990-04-06 JP JP2091865A patent/JP2761961B2/ja not_active Expired - Fee Related
-
1991
- 1991-03-29 US US07/677,154 patent/US5093694A/en not_active Expired - Fee Related
- 1991-04-04 EP EP91302953A patent/EP0452035A1/en not_active Ceased
- 1991-04-06 KR KR1019910005580A patent/KR940010917B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7786818B2 (en) | 2004-12-10 | 2010-08-31 | Polyic Gmbh & Co. Kg | Electronic component comprising a modulator |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0452035A1 (en) | 1991-10-16 |
| JP2761961B2 (ja) | 1998-06-04 |
| KR940010917B1 (ko) | 1994-11-19 |
| KR910019248A (ko) | 1991-11-30 |
| US5093694A (en) | 1992-03-03 |
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