JPH0328388Y2 - - Google Patents
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- JPH0328388Y2 JPH0328388Y2 JP1980024565U JP2456580U JPH0328388Y2 JP H0328388 Y2 JPH0328388 Y2 JP H0328388Y2 JP 1980024565 U JP1980024565 U JP 1980024565U JP 2456580 U JP2456580 U JP 2456580U JP H0328388 Y2 JPH0328388 Y2 JP H0328388Y2
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Description
【考案の詳細な説明】
本考案は、電源電圧の低下を検出する低電圧検
出装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a low voltage detection device that detects a drop in power supply voltage.
従来この種のものは第１図に示すように第１ト
ランジスタ１のベースは抵抗２を介して電源３へ
接続されており、このトランジスタ１のベースと
コレクタ間には抵抗４が接続されると同時に、コ
レクタが第２トランジスタ５のベースに接続され
ている。第２トランジスタ５のコレクタは抵抗６
が接続されると同時に第３トランジスタ７のベー
スへと接続されている。第３トランジスタ７のコ
レクタには負荷抵抗８が電源３との間に接続され
ていると同時に出力端子９に接続されている。 Conventionally, in this type of device, as shown in FIG. 1, the base of a first transistor 1 is connected to a power supply 3 via a resistor 2, and a resistor 4 is connected between the base and collector of this transistor 1. At the same time, the collector is connected to the base of the second transistor 5. The collector of the second transistor 5 is a resistor 6
is connected to the base of the third transistor 7 at the same time. A load resistor 8 is connected to the collector of the third transistor 7 between the power source 3 and the output terminal 9.
このような回路において、第１トランジスタ１
のベース・エミツタ間電圧をVBE1とし、第１トラ
ンジスタ１と第２トランジスタ５のhFEが十分大
きいとすると、電源から抵抗２へ流れ込んだ電流
は抵抗４から第１トランジスタ１のコレクタへ流
れ込みエミツタへと抜けることになる。この電流
をＩ、第１トランジスタ１のコレクタ電位を
VC1、電源電圧をVCCとする。 In such a circuit, the first transistor 1
Assuming that the voltage between the base and emitter of is V BE1 and h FE of the first transistor 1 and the second transistor 5 is sufficiently large, the current that flows from the power supply to the resistor 2 flows from the resistor 4 to the collector of the first transistor 1, and the emitter It will pass through to. This current is I, and the collector potential of the first transistor 1 is
V C1 and the power supply voltage are V CC .
Ｉ＝VCC−VBE1／R2 …(1)
VC1＝VBE1−Ｉ・R4 …(2)
従つてこの２式からＩを消去すると
VC1＝VBE1−R4／R2（VCC−VBE1 …(3)
第２トランジスタ５が能動動作を示すベース・エ
ミツタ間の電圧をVBE2とすると、VC1がVBE2より
低いとき、第２トランジスタ５はカツトオフして
いるので、第３トランジスタ７はプルアツプ抵抗
６により接（オン）状態となり、出力端子９はロ
ーレベルを出力することになる。次にVC1がVEB2
より高いときは、第２トランジスタ５が接（オ
ン）状態となり、第３トランジスタ７がカツトオ
フするため出力端子９はハイレベルを出力するこ
とになる。即ち電源電圧VCCが高いと出力端子９
はローレベルを、低くなるとハイレベルを出力す
ることになる。このローレベルからハイレベルに
移るときの電源電圧をVLVA（Low Voltage
Alarmの意味）とすると、式３において、
VC1＝VBE2
となるときであるから
VLVA＝R2／R4（VBE1−VBE2）＋VBE1 …(4)
で表わされる。この式に基づいてあらかじめ各定
数を設定しておけば、所定の電圧よりも、電源電
圧が下がつたとき、出力端子がローレベルからハ
イレベルに反転してこれを知らせるので、低圧警
報回路として知られている。 I=V CC −V BE1 /R 2 …(1) V C1 = V BE1 −I・R 4 …(2) Therefore, by eliminating I from these two equations, V C1 = V BE1 −R 4 /R 2 ( V CC −V BE1 (3) If the voltage between the base and emitter at which the second transistor 5 is active is V BE2 , then when V C1 is lower than V BE2 , the second transistor 5 is cut off, so The third transistor 7 is turned on by the pull-up resistor 6, and the output terminal 9 outputs a low level.Next, V C1 becomes V EB2
When the voltage is higher, the second transistor 5 is connected (on) and the third transistor 7 is cut off, so that the output terminal 9 outputs a high level. In other words, if the power supply voltage V CC is high, the output terminal 9
will output a low level, and when it becomes low, a high level will be output. The power supply voltage when moving from this low level to high level is V LVA (Low Voltage
(meaning of Alarm), in Equation 3, V C1 = V BE2 , so V LVA = R 2 / R 4 (V BE1 − V BE2 ) + V BE1 (4). By setting each constant in advance based on this formula, when the power supply voltage drops below a predetermined voltage, the output terminal will invert from low level to high level to notify you of this, so it can be used as a low voltage alarm circuit. Are known.
しかし、この回路では出力端子がローレベルか
らハイレベルに移る中間電位にある間が、各トラ
ンジスタの電流増幅率によつて左右され、安定性
に欠く欠点がある。 However, in this circuit, the period during which the output terminal is at an intermediate potential transitioning from a low level to a high level depends on the current amplification factor of each transistor, and there is a drawback that it lacks stability.
本考案はこのような欠点を除去したもので出力
を前段に正帰還して出力電圧の立上りを早くしよ
うとするものである。 The present invention eliminates these drawbacks by positively feeding back the output to the previous stage to speed up the rise of the output voltage.
第２図はその一実施例であつて第３トランジス
タ７のコレクタ出力を抵抗１０を介して第２トラ
ンジスタ５のベースへ結合している。したがつて
電源電圧が下つて式３におけるVC1が上り第２ト
ランジスタ５のVBE2を越えると、これがオンして
コレクタ電位が下がるので、第３トランジスタ７
はカツトオフに入ろうとしてそのコレクタ電位即
ち出力端子９の電位が上る。この情報は抵抗１０
を通じて第２トランジスタ５のベースへ伝えら
れ、第２トランジスタ５は更にオンになろうとす
る。即ち、第３トランジスタ７のコレクタと第２
トランジスタ５のベースとの間に抵抗１０からな
る正帰還回路を形成することになる。このため電
源電圧が式４におけるVLVAより少しでも下ると、
出力端子９は素早く立上ることになる。 FIG. 2 shows one embodiment of this, in which the collector output of the third transistor 7 is coupled to the base of the second transistor 5 via a resistor 10. Therefore, when the power supply voltage decreases and V C1 in equation 3 rises and exceeds V BE2 of the second transistor 5, this turns on and the collector potential decreases, so the third transistor 7
is about to enter cut-off, and its collector potential, that is, the potential at the output terminal 9 rises. This information is resistance 10
The signal is transmitted to the base of the second transistor 5 through the signal, and the second transistor 5 further tries to turn on. That is, the collector of the third transistor 7 and the
A positive feedback circuit consisting of a resistor 10 is formed between the base of the transistor 5 and the base of the transistor 5. Therefore, if the power supply voltage drops even slightly below V LVA in equation 4,
The output terminal 9 will rise quickly.
今、VLVA≒1.15Vに設定したときの抵抗１０の
ある場合と無い場合の出力端子９の電位の差を第
３図に示す。このとき
抵抗２＝22KΩ 抵抗４＝2.7KΩ
抵抗６＝100KΩ 抵抗８＝150KΩ
そして抵抗10＝150KΩとした。 Now, FIG. 3 shows the difference in potential of the output terminal 9 with and without the resistor 10 when V LVA is set to 1.15V. At this time, resistance 2 = 22KΩ, resistance 4 = 2.7KΩ, resistance 6 = 100KΩ, resistance 8 = 150KΩ, and resistance 10 = 150KΩ.
抵抗１０がある場合、出力電圧が下つているの
は、トランジスタ７がカツトオフのとき、抵抗８
と抵抗１０が、電源電圧とVBE2との差を分圧して
出力しているからである。即ち出力電圧をVOUT
とすると
VOUT＝R10／R10＋R8（VCC−VBE2）＋VBE2…(5)
となる。第３図で実線が従来の回路の特性、破線
が本考案において抵抗１０を接続した場合であ
る。 When resistor 10 is present, the output voltage decreases because resistor 8 is in the cut-off state when transistor 7 is cut off.
This is because the resistor 10 divides and outputs the difference between the power supply voltage and V BE2 . That is, the output voltage is V OUT
Then, V OUT = R 10 / R 10 + R 8 (V CC − V BE2 ) + V BE2 …(5). In FIG. 3, the solid line shows the characteristics of the conventional circuit, and the broken line shows the case where the resistor 10 is connected in the present invention.
すなわち、第３図を見れば明らかなように出力
電圧が0.1V（ローレベル）からハイレベルに反転
するときの電源電圧の変動は、60mVから抵抗１
０を入れることにより10mV以下になつており、
それだけ素早く立上つて、電圧低下の測定感度を
上げていることになる。即ち、電源電圧変化に対
する出力端子電圧の変化がシヤープになり、この
結果電源電圧が高とも低ともつかない中間領域の
範囲が狭まり、負荷条件等の微かな変動に伴う出
力のふらつきが無くなり、安定な出力が得られる
利点を有する。また、測定感度が低いとその誤差
を見込んで式４における各素子定数の精度を上げ
なくてはならないが測定感度が高いと定数設定に
余裕が出るため、その工業的価値は大である。 In other words, as is clear from Figure 3, when the output voltage is inverted from 0.1V (low level) to high level, the variation in the power supply voltage is from 60mV to 1V (low level).
By inserting 0, it becomes less than 10mV,
This means that it will start up more quickly, increasing the sensitivity of measuring voltage drops. In other words, the change in the output terminal voltage in response to a change in the power supply voltage becomes sharp, and as a result, the range of the intermediate region where the power supply voltage is neither high nor low is narrowed, and the output fluctuations caused by slight fluctuations in load conditions are eliminated, resulting in stable output. It has the advantage of providing a good output. Furthermore, if the measurement sensitivity is low, the accuracy of each element constant in Equation 4 must be increased in consideration of the error, but if the measurement sensitivity is high, there is more leeway in setting the constants, which has great industrial value.
したがつて本考案はベースとコレクタの間を抵
抗で接続した第１のトランジスタと、前記第１の
トランジスタのコレクタにベースを接続した第２
のトランジスタと、前記第２のトランジスタのコ
レクタにベースを接続した第３のトランジスタで
構成し、前記第３のトランジスタのコレクタと前
記第２のトランジスタのベースとを抵抗からなる
正帰還回路で接続することにより、電圧低下の検
出感度を向上させるという効果を有する。 Therefore, the present invention includes a first transistor whose base and collector are connected by a resistor, and a second transistor whose base is connected to the collector of the first transistor.
and a third transistor whose base is connected to the collector of the second transistor, and the collector of the third transistor and the base of the second transistor are connected by a positive feedback circuit consisting of a resistor. This has the effect of improving the detection sensitivity of voltage drops.
特に半導体集積回路として本考案の様な電圧の
低下を警報する回路を構成する際には、抵抗値の
設定に余裕を持たせることができ、その工業的価
値は大である。 Particularly when configuring a voltage drop warning circuit as in the present invention as a semiconductor integrated circuit, it is possible to provide a margin for setting the resistance value, which is of great industrial value.
第１図は従来の低電圧検出装置の結線図、第２
図は本考案の一実施例における低電圧検出装置の
結線図、第３図は出力特性図である。
１，５，７……トランジスタ、２，４，６，
８，１０……抵抗。
Figure 1 is a wiring diagram of a conventional low voltage detection device, Figure 2
The figure is a wiring diagram of a low voltage detection device according to an embodiment of the present invention, and FIG. 3 is an output characteristic diagram. 1, 5, 7...transistor, 2, 4, 6,
8,10...Resistance.
Claims (1)
トランジスタと、前記第１のトランジスタのコレ
クタにベースを接続した第２のトランジスタと、
前記第２のトランジスタのコレクタにベースを接
続した第３のトランジスタから成り、前記第３の
トランジスタのコレクタと前記第２のトランジス
タのベースとを抵抗で接続し、これら第１、第
２、第３のトランジスタのそれぞれのコレクタを
抵抗を介して電源に接続し前記電源の電圧低下を
検出して、前記第３のトランジスタのコレクタか
ら検出出力を得るようにした低電圧検出装置。 a first transistor whose base and collector are connected by a resistor; and a second transistor whose base is connected to the collector of the first transistor;
a third transistor whose base is connected to the collector of the second transistor; the collector of the third transistor and the base of the second transistor are connected by a resistor; A low voltage detection device, wherein a collector of each of the transistors is connected to a power source via a resistor, a voltage drop of the power source is detected, and a detection output is obtained from the collector of the third transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980024565U JPH0328388Y2 (en) | 1980-02-26 | 1980-02-26 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980024565U JPH0328388Y2 (en) | 1980-02-26 | 1980-02-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56126569U JPS56126569U (en) | 1981-09-26 |
| JPH0328388Y2 true JPH0328388Y2 (en) | 1991-06-18 |
Family
ID=29620635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980024565U Expired JPH0328388Y2 (en) | 1980-02-26 | 1980-02-26 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0328388Y2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587339Y2 (en) * | 1974-12-27 | 1983-02-08 | ソニー株式会社 | Level Hiyoji Souchi |
| JPS5711259Y2 (en) * | 1976-04-16 | 1982-03-05 |
-
1980
- 1980-02-26 JP JP1980024565U patent/JPH0328388Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56126569U (en) | 1981-09-26 |
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