JPH03280473A - Manufacture and structure of thin film transistor - Google Patents

Manufacture and structure of thin film transistor

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JPH03280473A
JPH03280473A JP2079900A JP7990090A JPH03280473A JP H03280473 A JPH03280473 A JP H03280473A JP 2079900 A JP2079900 A JP 2079900A JP 7990090 A JP7990090 A JP 7990090A JP H03280473 A JPH03280473 A JP H03280473A
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JP
Japan
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thin film
mask
film
transistor
conductor
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JP2079900A
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Shinken Okawa
大川 真賢
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NEC Corp
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NEC Corp
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

PURPOSE:To retrain a source and a drain from changing in dimensions by a method wherein a conductor film identical to a gate electrode in shape is formed above the gate electrode, and ions are implanted into a silicon thin film using the conductor film concerned as a mask to form the drain and the source region of the thin film transistor. CONSTITUTION:A conductor film 9 is formed on an insulation protective film 8. A photoresist 10 is formed on a region located above a gate electrode 4, and the disused part of the conductor film 9 is removed by etching to form a conductor film mask 9'. Thereafter, the photoresist 10 is removed, and ions are implanted 11 into a silicon thin film 7 to form a source and a drain by the use of the conductor mask 9' taking advantage of boron fluoride. As a conductor mask is made to serve as a mask, the accuracy of ion implantation depends on the processing accuracy of the conductor mask concerned, and the conductor mask is restrained from changing in dimensions as compared with a photoresist mask. Charge induced due to ion implantation is made to flow through other part, so that an insulating film is protected against breakage.

Description

【発明の詳細な説明】[Detailed description of the invention]

1産業上の利用分野】 本発明は、薄膜トランジスタ、特に半導体基板表面に形
成されたMOS)ランジスタの直上部に配置される薄膜
トランジスタの製造方法および両方のトランジスタの結
合構造に関する。 r Pヒ m rrs  +k SE  1近年、集積
回路は、その電力消費が小さいこと、雑音に強いこと等
で、CMOS化が進んでいる。しかしCMOSは、異種
のMOSトランジスタを分離するため、ウェルな構成す
るので占有面積が大きくなる欠点がある。このため占有
面積を縮小するための様々な方法が考案されている0例
えば一方の導電型のMOS)ランジスタを薄膜トランジ
スタとし、半導体基板表面に形成された他方の導電型の
MOS)ランジスタ上に形成する方法が提案されている
。 このような薄膜トランジスタの製造方法の例を第4図に
、構成を第5図に示す、第4図(alは1周知の方法で
、半導体基板表面に形成したn型MOSトランジスタの
断面を示す0図において41はp型半導体基板、42は
n型拡散層、43はゲート絶縁膜、44は多結晶シリコ
ンであるゲート電極、45はゲート電極の側壁に形成さ
れた絶縁膜である。 薄膜トランジスタは、前記MOSトランジスタのゲート
電極44を共用として、形成する。 MOS)ランジスタ上に薄いゲート絶縁膜46を形成し
てから、このゲート絶縁膜46を薄膜トランジスタの基
板となるシリコン薄膜47で覆う、そして保護のため、
その上にさらに絶縁保護膜48を形成する(第4図(b
))。 次に、前記シリコン薄膜47内にソース・ドレイン領域
をイオン注入により形成するが、そのため、第4図(c
)に示すようにホトレジストマスク49を形成してから
フッ化ホウ素等をl x l O”cm−”程度の濃度
になるようにイオン注入する。イオン注入後ホトレジス
ト49を除去し、シリコン薄膜47中にトランジスタが
完成された状態を第4図fdlに示す。 上記の方法で形成された薄膜トランジスタの平面図を第
5図(atに示す。51は下地のn型MO3I−ランジ
スタのソース、52は同じくドレイン、53は共通のゲ
ート電極、54はシリコン薄膜47中に形成されたp型
MOSトランジスタのソース、55はドレイン、56は
チャネル領域である。 第5図(b)は同図1a)を等価回路で表したものであ
る。N3は51〜53で構成されるn型MOS)ランジ
スタ、P3は53〜56で構成されるp型MOS)ラン
ジスタである。なお、この図は各電極への配線完了前の
状態を示す。
1. Field of Industrial Application The present invention relates to a method for manufacturing a thin film transistor, particularly a thin film transistor disposed directly above a MOS (MOS) transistor formed on the surface of a semiconductor substrate, and a coupling structure of both transistors. r Phi m rrs +k SE 1 In recent years, CMOS integrated circuits have been increasingly used because of their low power consumption and resistance to noise. However, since CMOS has a well structure in order to separate MOS transistors of different types, it has the disadvantage that it occupies a large area. For this reason, various methods have been devised to reduce the occupied area. A method is proposed. An example of the manufacturing method of such a thin film transistor is shown in FIG. 4, and its structure is shown in FIG. 5. In the figure, 41 is a p-type semiconductor substrate, 42 is an n-type diffusion layer, 43 is a gate insulating film, 44 is a gate electrode made of polycrystalline silicon, and 45 is an insulating film formed on the side wall of the gate electrode. The gate electrode 44 of the MOS transistor is formed in common. After forming a thin gate insulating film 46 on the MOS transistor, this gate insulating film 46 is covered with a silicon thin film 47 that will become the substrate of the thin film transistor, and a protective film is formed. For,
Further, an insulating protective film 48 is formed thereon (FIG. 4(b)
)). Next, source/drain regions are formed in the silicon thin film 47 by ion implantation.
), a photoresist mask 49 is formed, and boron fluoride or the like is ion-implanted to a concentration of approximately l x l O cm-. After the ion implantation, the photoresist 49 is removed and a transistor is completed in the silicon thin film 47, as shown in FIG. 4fdl. A plan view of the thin film transistor formed by the above method is shown in FIG. 55 is a drain, and 56 is a channel region of a p-type MOS transistor formed in FIG. 5(b) is an equivalent circuit representation of FIG. 1a). N3 is an n-type MOS transistor made up of 51 to 53, and P3 is a p-type MOS transistor made up of 53 to 56. Note that this figure shows the state before completion of wiring to each electrode.

【発明が解決しようとする課題l 第4図に示す従来の薄膜トランジスタの製造方法では、
薄膜トランジスタのソース・ドレインにイオン注入を行
う場合に注入阻止剤としてホトレジストな用いるが、微
細なパターンを広範囲にわたって形成する場合、露光領
域の中心付近と周辺で露光状態に差ができる欠点がある
。露光領域の周辺では第4図[c)に示すよう紀ホトレ
ジストの形状が上面と下面で寸法差ができ、イオン注入
時にホトレジストの厚さの不充分な場所からシリコン薄
膜中に不純物が入り込んで実際のチャネル長さり、が設
計のチャネル長L0に対し第4図(d)に示すようにL
E<Loとなってしまう@ L(lの寸法によっては短
チヤネル効果によりトランジスタ動作ができな(なる危
険性がある。 また、ソース・ドレインには多量のイオン注入を行うた
め、ホトレジストが帯電し、絶縁膜を破壊してしまう可
能性があった。この他、上述した従来の製造方法で形成
した薄膜トランジスタは第5図(blに示すようにチャ
ネルがフローティングになっており、キンク現象等動作
上好ましくない現象を起こす欠点があった。 本発明の目的は、上記の欠点を除去した、薄膜トランジ
スタの製造方法を提供することにある。 [課題を解決するための手段J 本発明の薄膜トランジスタは、半導体基板の主面に形成
したMOSトランジスタを下地として、その上部にゲー
ト電極を共通とする構造を有するもので、その製造方法
は、前記下地MOSトランジスタ上に、ゲート絶縁膜を
形成する工程と、このゲート絶縁膜上にシリコンIII
を形成する工程と、このシリコン薄膜上に絶縁保護膜を
形成する工程と、この絶縁膜保護股上に前記ゲート電極
の上方に位置し、ゲート電極と同一形状の導体膜を形成
する工程と、この導体膜をマスクとして、前記シリコン
薄膜にイオン注入し、薄膜トランジスタのドレイン・ソ
ース領域を形成する工程とを含むものである。 1  作  用  】 シリコン薄膜の予定する領域に、イオン注入によりソー
ス・ドレインを形成する際に、ゲート電極の上方に同一
形状の導体膜によるマスクを配置する。このマスクは導
体膜であるので。 イオン注入に際しソース・ドレインが正確に形成できる
。またホトレジストマスクのようにイオン注入の際の電
荷の蓄積がなく、絶縁破壊を生じない。前記導体膜は実
施例で説明するが、適当な結線によって、薄膜トランジ
スタのチャネルを容量を介して一定の電位とする効果を
生じる。
[Problems to be Solved by the Invention] In the conventional thin film transistor manufacturing method shown in FIG.
Photoresist is used as an implant blocking agent when performing ion implantation into the source and drain of a thin film transistor, but when forming a fine pattern over a wide range, it has the disadvantage that there is a difference in the exposure state near the center and the periphery of the exposed area. In the periphery of the exposed area, as shown in Figure 4 [c], the shape of the photoresist has a size difference between the top and bottom surfaces, and impurities enter the silicon thin film from places where the photoresist is insufficiently thick during ion implantation. The channel length is L for the designed channel length L0 as shown in Fig. 4(d).
E<Lo @ L (Depending on the size of l, there is a risk that the transistor cannot operate due to the short channel effect. Also, since a large amount of ions are implanted into the source and drain, the photoresist becomes charged. In addition, thin film transistors formed using the conventional manufacturing method described above have a floating channel as shown in FIG. The object of the present invention is to provide a method for manufacturing a thin film transistor that eliminates the above-mentioned drawbacks. [Means for Solving the Problems J] The thin film transistor of the present invention has It has a structure in which a MOS transistor formed on the main surface of a substrate is used as a base and a gate electrode is shared on the top thereof.The manufacturing method thereof includes a step of forming a gate insulating film on the base MOS transistor, and a step of forming a gate insulating film on the base MOS transistor. Silicon III on the gate insulating film
a step of forming an insulating protective film on the silicon thin film; a step of forming a conductive film located above the gate electrode and having the same shape as the gate electrode on the protective crotch of the insulating film; The method includes a step of implanting ions into the silicon thin film using a conductive film as a mask to form drain and source regions of a thin film transistor. 1. Effect: When forming a source/drain in a planned region of a silicon thin film by ion implantation, a mask made of a conductive film of the same shape is placed above the gate electrode. This mask is a conductive film. Sources and drains can be formed accurately during ion implantation. Also, unlike a photoresist mask, there is no charge accumulation during ion implantation, and no dielectric breakdown occurs. As will be explained in the embodiments, the conductive film has the effect of keeping the channel of the thin film transistor at a constant potential through the capacitance by appropriately connecting the conductive film.

【実施例】【Example】

以下、本発明の一実施例につき図面を参照して説明する
。第1図は本実施例の製造方法による薄膜トランジスタ
の製造工程を示す断面図である。第1図(a)は下地と
なる例えばn型MOSトランジスタの断面を表わしてお
り、lはp型半導体基板、2はソース・ドレインのn型
拡散層、3はゲート絶縁膜、4はゲート電極、5は側壁
絶縁膜である。第1図(blは薄膜トランジスタの基板
になるシリコン薄膜7と絶縁膜6、絶縁保護膜8を形成
した状態である。ここで絶縁膜6は薄膜トランジスタの
ゲート絶縁膜になる。 ここまでは、従来例と同じ工程であるが、本実施例では
、次に第1図(c)に示すように、絶縁保護膜8上に導
体膜(例えば多結晶シリコン等)9を形成する。そして
第2図(d)に示すようにホトレジスト10をゲート電
極4の上方の領域に形成し、導体膜9の不要部分をエツ
チングにより除去し、導体膜マスク9′を形成する。こ
の後でホトレジスト10を除去し、第1図(e)に示す
ように、導体膜マスク9′を利用して、シリコン薄膜7
中にソース・ドレインを形成するための例えばフッ化ホ
ウ素等によるイオン注入11を行う。 イオン注入11のマスクは導体膜であるので、イオン注
入11の精度は導体膜の加工精度で決まり、従来のホト
レジストマスクに比べて寸法変化が抑制される。またイ
オン注入により帯電する電荷は他の部分に流れ、絶縁膜
の破壊は起きない。 なお、導体膜マスク9′は、ホトレジストマスクと異な
り、イオン注入後除去するものでな(薄膜トランジスタ
のチャネルがフローティングにならないように、機能さ
せるもので、以下に示す実施例で開示する所定の結線を
しである。 第2図は実施例の製造方法で得られる薄膜トランジスタ
の構成の1例である。同図1a)は平面図、同図(bl
は等価回路である。第2図1a)において21は下地の
nチャネルMOS)ランジスタのソースで接地電位を与
えられている。 22はそのドレイン、23は共通のゲート電極による配
線、2′4はシリコン薄膜7に形成された薄膜トランジ
スタ(n型MOSトランジスタ)のソース、25はその
ドレイン、26はこのトランジスタのチャネル、27は
イオン注入F蔽の導体膜マスク9′への配線でコンタク
ト28により下地のnチャネルMOSトランジスタのソ
ース21と接続されている。 第2図+blにおいて、Nlは同図1alの21.22
.23で形成される下地のn型MOSトランジスタ、P
Iは23〜26で形成される薄膜トランジスタのn型M
OSトランジスタ、Ctはp型MOSトランジスタのチ
ャネル26と、下地のnチャネルMOS)ランジスタの
接地されているソース21との間に形成される容量であ
る。 第3図は本発明の製造方法で得られる薄膜トランジスタ
の構成の他の実施例である。第3図1a)は平面図、同
図(b)は等価回路であり、31〜38、N2.P2.
C2は第2図21〜28、Nl、PI、CIにそれぞれ
相当する。 本実施例ではコンタクト38によって、共通のゲート電
極への配線33、導体膜への配線37とが接続されてい
る。薄膜トランジスタのキンク現象等動作上好ましくな
い現象はチャネルに直接電位を与えずとも、容量素子を
介して間接的に電位を与えて軽減することができる0本
発明において第2図ではCI、第3図ではC2がそれに
当たる、これは製造方法の実施例の第1図の導体膜9を
用い、絶縁保護膜8の厚さを制御することにより容易に
実現できるという利点を有する。 【発明の効果1 以上説明したように1本発明は薄膜トランジスタのソー
ス・ドレインへのイオン注入の阻止材として導体膜を用
いることでホトレジストに比べてソース・ドレインの寸
法変化を抑えるとともに、絶縁破壊を防ぐ効果がある。 また、当該導体膜をアースまたは共通ゲート電極に接続
することで薄膜トランジスタのチャネルとの間に容量を
形成し、キンク現象等isトランジスタの動作上好まし
くない現象を抑える効果がある。 なお実施例では、CMOSトランジスタとして半導体基
板上のMOSトランジスタをn型、薄膜トランジスタを
p型として説明したが、逆の導電型の組み合わせとする
こともできる。さらにCMOSトランジスタにかぎらず
同導電型の組合せでもよい。
Hereinafter, one embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view showing the manufacturing process of a thin film transistor according to the manufacturing method of this embodiment. FIG. 1(a) shows a cross section of an underlying n-type MOS transistor, for example, where l is a p-type semiconductor substrate, 2 is an n-type source/drain diffusion layer, 3 is a gate insulating film, and 4 is a gate electrode. , 5 are sidewall insulating films. FIG. 1 (bl) shows a state in which a silicon thin film 7, which will become the substrate of a thin film transistor, an insulating film 6, and an insulating protective film 8 have been formed. Here, the insulating film 6 will become the gate insulating film of the thin film transistor. This is the same process as shown in FIG. As shown in d), a photoresist 10 is formed in the region above the gate electrode 4, and unnecessary portions of the conductor film 9 are removed by etching to form a conductor film mask 9'.After this, the photoresist 10 is removed, As shown in FIG. 1(e), using a conductive film mask 9', the silicon thin film 7 is
Ion implantation 11 using, for example, boron fluoride is performed to form sources and drains therein. Since the mask for ion implantation 11 is a conductive film, the accuracy of ion implantation 11 is determined by the processing accuracy of the conductive film, and dimensional changes are suppressed compared to conventional photoresist masks. Further, charges generated by ion implantation flow to other parts, and the insulating film is not destroyed. Note that the conductor film mask 9' is different from a photoresist mask and is not removed after ion implantation (it is used to function so that the channel of the thin film transistor does not become floating), and is used to perform the predetermined connections disclosed in the embodiments below. Figure 2 shows an example of the structure of a thin film transistor obtained by the manufacturing method of the example.
is an equivalent circuit. In FIG. 2 1a), reference numeral 21 is the source of an underlying n-channel MOS transistor, which is supplied with a ground potential. 22 is its drain, 23 is a common gate electrode wiring, 2'4 is a source of a thin film transistor (n-type MOS transistor) formed in the silicon thin film 7, 25 is its drain, 26 is a channel of this transistor, and 27 is an ion. It is connected to the source 21 of the underlying n-channel MOS transistor through a contact 28 through wiring to the conductive film mask 9' of the implantation F shield. In Figure 2+bl, Nl is 21.22 in Figure 1al.
.. 23, an underlying n-type MOS transistor formed by P
I is the n-type M of the thin film transistor formed by 23 to 26
The OS transistor Ct is a capacitor formed between the channel 26 of the p-type MOS transistor and the grounded source 21 of the underlying n-channel MOS transistor. FIG. 3 shows another example of the structure of a thin film transistor obtained by the manufacturing method of the present invention. 3(a) is a plan view, and FIG. 3(b) is an equivalent circuit, 31 to 38, N2. P2.
C2 corresponds to FIG. 21-28, Nl, PI, and CI, respectively. In this embodiment, a contact 38 connects a wiring 33 to a common gate electrode and a wiring 37 to a conductive film. Unfavorable operational phenomena such as the kink phenomenon of thin film transistors can be alleviated by applying a potential indirectly through a capacitive element without applying a direct potential to the channel. C2 corresponds to this, and has the advantage that it can be easily realized by using the conductor film 9 shown in FIG. 1 of the embodiment of the manufacturing method and controlling the thickness of the insulating protective film 8. Effects of the Invention 1 As explained above, the present invention uses a conductive film as a blocking material for ion implantation into the source and drain of a thin film transistor, thereby suppressing dimensional changes in the source and drain compared to photoresist, and reducing dielectric breakdown. It has a preventive effect. Further, by connecting the conductor film to the ground or the common gate electrode, a capacitance is formed between the conductor film and the channel of the thin film transistor, which has the effect of suppressing phenomena such as kink phenomenon that are undesirable for the operation of the IS transistor. In the embodiment, the MOS transistor on the semiconductor substrate as a CMOS transistor is described as an n-type, and the thin film transistor as a p-type, but a combination of opposite conductivity types may also be used. Furthermore, not only CMOS transistors but also a combination of the same conductivity type may be used.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図(al〜(elは本発明の薄膜トランジスタの製
造方法の実施例を示す断面図、第2図(a)は実施例に
より製造された薄膜トランジスタの構成の一例を示す平
面図、同図 Tblは等価回路図、第3図tal薄股ト
ランジスタの別の例を示す平面図、同図(blは等価回
路図、第4図(al〜(d)は従来の薄膜トランジスタ
の製造方法を示す図、第5図18)は従来の製造方法に
により得られる薄膜トランジスタの構成を示す平面図、
同図(blは等価回路図である。 1.41・・・半導体基板、 2.42・・・拡散層、
3.43・・・ゲート絶縁膜。 4.44・・・ゲート電極、 5.45−・・側壁絶縁膜、 6.46・・・ゲート絶縁膜、 7.47・・・シリコン薄膜、 8.48・・−絶縁保護膜、 9・・・導体膜、9′・
・・導体膜マスク、 21 、31 、51−−− n型MOSl−ランジス
タのソース、 22 、32 、52−−− n型MOSトランジスタ
のドレイン、 23.33.53・・−ゲート電極、 24.34.54・・・薄膜トランジスタのソス、 25゜ 26゜ 27゜ 28゜ 35.55・・・薄膜トランジスタのドレイン、 36.56−・・薄膜トランジスタのチャネル、 37・・・導体膜。 38−−・コンタクト。 第2図 第3因 (a) 第5因
FIG. 1 (al to (el) is a cross-sectional view showing an example of the method for manufacturing a thin film transistor of the present invention, FIG. 2 (a) is a plan view showing an example of the structure of a thin film transistor manufactured by the example, 3 is an equivalent circuit diagram, and FIG. 3 is a plan view showing another example of a thin-film transistor. FIG. 5 18) is a plan view showing the structure of a thin film transistor obtained by a conventional manufacturing method;
The same figure (bl is an equivalent circuit diagram. 1.41... Semiconductor substrate, 2.42... Diffusion layer,
3.43...Gate insulating film. 4.44... Gate electrode, 5.45-- Side wall insulating film, 6.46... Gate insulating film, 7.47... Silicon thin film, 8.48...- Insulating protective film, 9.・・Conductor film, 9′・
...Conductor film mask, 21, 31, 51-- Source of n-type MOS transistor, 22, 32, 52-- Drain of n-type MOS transistor, 23.33.53...-Gate electrode, 24. 34.54... Sos of thin film transistor, 25°26°27°28°35.55... Drain of thin film transistor, 36.56-... Channel of thin film transistor, 37... Conductor film. 38--Contact. Figure 2 Cause 3 (a) Cause 5

Claims (1)

【特許請求の範囲】 1、半導体基板の主面に形成したMOSトランジスタを
下地として、その上部にゲート電極を共通とするMOS
薄膜トランジスタを形成する製造方法において、前記下
地MOSトランジスタ上に、ゲート絶縁膜を形成する工
程と、このゲート絶縁膜上にシリコン薄膜を形成する工
程と、このシリコン薄膜上に絶縁保護膜を形成する工程
と、この絶縁膜保護膜上に前記ゲート電極の上方に位置
し、ゲート電極と同一形状の導体膜を形成する工程と、
この導体膜をマスクとして、前記シリコン薄膜にイオン
注入し、薄膜トランジスタのドレイン・ソース領域を形
成する工程とを含むことを特徴とする薄膜トランジスタ
の製造方法。 2、特許請求の範囲の請求項1記載の製造方法により得
られる薄膜トランジスタにおいて、薄膜トランジスタの
マスクとして用いられる導体膜が、下地のMOSトラン
ジスタの接地電位にあるソースに、接続してあることを
特徴とする薄膜トランジスタ構造。 3、特許請求の範囲の請求項1記載の製造方法により得
られる薄膜トランジスタにおいて、薄膜トランジスタの
マスクとして用いられる導体膜が、下地のMOSトラン
ジスタおよび薄膜トランジスタの共通のゲート電極と同
電位に接続してあることを特徴とする薄膜トランジスタ
構造。
[Claims] 1. A MOS transistor formed on the main surface of a semiconductor substrate with a common gate electrode on the base and a MOS transistor formed on the main surface of the semiconductor substrate.
In the manufacturing method for forming a thin film transistor, the steps include forming a gate insulating film on the base MOS transistor, forming a silicon thin film on the gate insulating film, and forming an insulating protective film on the silicon thin film. and a step of forming a conductor film located above the gate electrode and having the same shape as the gate electrode on the insulating film protective film;
A method for manufacturing a thin film transistor, comprising the step of implanting ions into the silicon thin film using the conductor film as a mask to form drain and source regions of the thin film transistor. 2. A thin film transistor obtained by the manufacturing method according to claim 1, characterized in that a conductive film used as a mask of the thin film transistor is connected to a source at a ground potential of an underlying MOS transistor. thin film transistor structure. 3. In the thin film transistor obtained by the manufacturing method according to claim 1 of the claims, the conductive film used as a mask of the thin film transistor is connected to the same potential as the common gate electrode of the underlying MOS transistor and the thin film transistor. A thin film transistor structure characterized by
JP2079900A 1990-03-28 1990-03-28 Manufacture and structure of thin film transistor Pending JPH03280473A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012238850A (en) * 2011-04-29 2012-12-06 Semiconductor Energy Lab Co Ltd Semiconductor device

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JP2012238850A (en) * 2011-04-29 2012-12-06 Semiconductor Energy Lab Co Ltd Semiconductor device

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