JPH03272086A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体記憶装置に関し、特に、シリアルアクセ
スメモリに代表される、各メモリセルに対応して書込用
および読出用の２本のビット線と、書込用および読出用
の２本のワード線とを備える半導体記憶装置に関する。

［従来の技術］ 半導体記憶装置には、メモリセルへのデータ書込と、メ
モリセルからのデータ読出とが異なる経路を介して行な
われるものがある。このような半導体記憶装置として代
表的なものにシリアルアクセスメモリがある。

シリアルアクセスメモリでは、１ビツトずつシリアルに
入力されたデータがメモリセルアレイにアドレス順に書
込まれ、かつ、メモリセルアレイからデータがアドレス
順に１ビツトずつシリアルに読出される。

第５図は従来のシリアルアクセスメモリの全体構成を示
す概略ブロック図である。

第５図を参照して、シリアルアクセスメモリは、メモリ
セルがマトリックス状に配されたメモリブロック１００
と、メモリブロック１００から読出されたデータを増幅
するためのセンスアンプ１０２と、センスアンプ１０２
によって増幅されたデータを出力端子１０６に導出する
読出データノくツファ１０４とを含む。さらに、シリア
ルアクセスメモリは、データ入力端子１０８から入力さ
れるデータをバッファしてメモリブロック１００に与え
るための書込データバッファ１１０と、データ書込時に
メモリブロック１００内のメモリセルをアドレス順に書
込可能状態にする書込アドレスポインタ１１２と、デー
タ読出時にメモリブロック１００内のメモリセルをアド
レス順にデータ読出可能状態にする読出アドレスポイン
タ１１４とを含む。

データ書込時において、入力データＤＯ〜Ｄ０（ｎは自
然数）は、データ入力端子１０８を介して書込データバ
ッファ１１０に与えられる。書込データバッファ１１０
は、書込クロック端子１１６に外部から入力される書込
クロック信号ＷＣＫに従って、データ入力端子１０８か
らの入力データＤ０〜Ｄ４を１ビツトずつメモリブロッ
ク１００に出力する。同時に、書込アドレスポインタ１
１２は、書込データバッファ１１０から出力される入力
データの各々がメモリブロック１００内のメモリセルに
アドレス順に書込まれるように、前記書込クロック信号
ＷＣＫに従って、メモリブロック１００内のメモリセル
をアドレス順に書込可能状態にする。この結果、入力デ
ータが１ビツトずつメモリブロック１００内のメモリセ
ルにアドレス順に書込まれる。

データ読出時においては、読出アドレスポインタ１１４
が、読出クロック端子１１８に外部から与えられる読出
クロック信号ＲＣＫに従って、メモリブロック１００内
のメモリセルをアドレス順に選択して読出可能状態にす
るとともに、センスアンプ１０２を能動化する。これに
よって、メモリブロック１００内のメモリセルからデー
タがアドレス順に出力された後、センスアンプ１０２に
よって所定のレベルに増幅される。次に、読出データバ
ッファ１０４が前記読出クロック信号ＲＣＫに従って、
センスアンプ１０２によって増幅されたデータＱ０〜Ｑ
ｎの各々を一定周期でデータ出力端子１０６に導出する
。このようにして、データ出力端子１０６に、メモリブ
ロック１００の記憶データがアドレス順に１ビツトずつ
取出される。

次に、メモリブロック１００の具体的構成について説明
する。第６図は、メモリブロック１００の内部構成を示
す部分回路図である。

第６図を参照して、メモリブロック１００において、メ
モリセル１は、書込ビット線３および読出ビット線４間
に設けられてメモリセル列を形成する。同時に、行方向
に隣接するメモリセルは、同一の書込ワード線５および
読出ワード線６に接続されて、メモリセル行を形成する
。

各読出ビット線４と、電源（図示せず）から論理レベル
″Ｈ”の電圧ＶＣＣを供給される電源ライン１９との間
にはＮチャネルＭＯ８とトランジスタ７が、読出ビット
線４を“Ｈ”レベルの電位にプリチャージするプリチャ
ージトランジスタとして接続される。

プリチャージトランジスタ７は、ダイオード接続されて
おり、ゲートおよびドレインに電源電圧ＶＣＣを受ける
。したがって、プリチャージ用トランジスタ７は、つね
にＯＮ状態にあり、メモリセル１からデータ読出が行な
われない時には、電源電圧ＶＣＣよりも、そのしきい値
電圧だけ低い電圧に読出ビット線４をプリチャージする
。

読出ビット線４と読出アドレスポインタ１１４との間に
は、いずれも読出ビット線の電位を反転するインバータ
１３ならびに、２つのＮチャネルＭＯＳトランジスタ８
ａおよび８ｂが接続される。

前記トランジスタ８ａは、インバータ１３の入力端とセ
ンスアンプ１０２との間に設けられ、前記トランジスタ
８ｂは、インバータ１３の出力端とセンスアンプ１０２
との間に設けられる。トランジスタ８ａおよび８ｂのゲ
ートは共通接続されて、アドレスポインタ１１４に接続
される。アドレスポインタ１１４は、読出ビット線４の
各々に対応して、出力端子Ａｏ、Ａ、、・・・Ａｎを有
しており、読出ビット線４の各々に対応して設けられた
トランジスタ８ａおよび８ｂのゲートは、この出力端子
Ａ　ｏ−Ａ　ｎにそれぞれ接続される。アドレスポイン
タ１１４は、読出クロックする信号ＲＣＫに従って出力
端子Ａ　ｏ−Ａ　ｎから、順次的に“Ｈ”レベルの電圧
を出力して、対応するトランジスタ８ａおよび８ｂをＯ
Ｎ状態にする。トランジスタ８ａおよび８ｂは、ＯＮ状
態にあるときにのみ、各々、対応する読出ビット線４の
電位およびその反転電位をセンスアンプ１０２に伝達す
る、読出ビット線アクセストランジスタである。

センスアンプ１０２は、トランジスタ８ａおよび８ｂを
介して入力される２つの電圧を差動増幅することによっ
て、このトランジスタ８ａおよび８ｂに対応して設けら
れた読出ビット線４の電圧をその論理レベルに応じた所
定のレベルに増幅して読出データバッファ１０４に与え
る。

なお、書込ビット線３は第５図における書込データバッ
ファに１１０に接続されて、メモリセル１に入力データ
を１ビツトずつ順次的に伝達し、書込ワード線５は第５
図における書込アドレスポインタ１１２に接続されて、
１行分のメモリセルに同時にこれらをデータ書込可能状
態にするための電位を書込ワード線選択信号として与え
る。読出ワード線６は、アドレスポインタ１１４によっ
て１本ずつ順次駆動される。すなわち、データ読出が行
なわれるべきメモリセル（以下、選択されたメモリセル
と呼ぶ）に対応する読出ワード線６にのみ、アドレスポ
インタ１１４からメモリセル１をデータ読出可能状態に
する電位が、読出ワード線選択信号として供給される。

第７図はメモリセル１の内部構成を示す回路図である。

第７図を参照して、メモリセル１は、書込ワード線５に
ゲートを接続されるＮチャネルＭＯ８）ランジスタ１４
と読出ワード線６にゲートを接続されるＮチャネルＭＯ
Ｓトランジスタ１６と、ＮチャネルＭＯ８）ランジスタ
１５およびメモリキャパシタ１７とを含む。前記トラン
ジスタ１５および１６は、読出ビット線４と接地１８と
の間に直列接続して設けられ、前記トランジスタ１４は
、書込ビット線３とトランジスタ１５のゲートとの間に
設けられる。メモリキャパシタ１７は、トランジスタ１
５のゲートおよびトランジスタ１４の接続点と、接地１
８との間に設けられる。読出ビット線４は、プリチャー
ジトランジスタ７を介して電源ライン１９に接続される
。次にこのメモリセルの、データ書込時およびデータ読
出時における動作について説明する。

メモリセル１へのデータ書込は以下のとおり行なわれる
。

書込ワード線５の電位が書込ワード線選択信号によって
“Ｈ”　レベルにされるとともに、書込ビット線３に入
力データとして″Ｈ″レベルまたはＬ”のレベルの電圧
が与えられる。書込ワード線５が“Ｈ”レベルとなるこ
とによって、トランジスタ１４がＯＮ状態となり、この
結果入力データである書込ビット線３の電位レベルによ
って、メモリキャパシタ１７が充電あるいは放電される
ことによりメモリセル１への書込は行なわれる。

すなわち、入力データがＨ”レベルのときには、メモリ
キャパシタ１７が充電されて、トランジスタ１５のゲー
ト電位が“Ｈ″レベル、逆に入力データが“Ｌ”レベル
のときには、メモリキャパシタ１７が放電されて、トラ
ンジスタ１５のゲート電位が“Ｌ”レベルとなる。そし
て、書込が終了すると、書込ワード線５が“Ｌ“レベル
となり、トランジスタ１４がＯＦＦ状態となる。しかし
、トランジスタ１５のゲート電位は、メモリキャパシタ
１７によって、ある一定時間（通常数百ミリ秒）、書込
まれたレベルに保持される。このようにして入力データ
はメモリセル１に記憶される。

メモリセル１からのデータ読出は以下のとおり行なわれ
る。

読出ワード線６の電位が読出ワード線選択信号によって
“Ｈ”レベルにされ、トランジスタ１６がＯＮ状態こな
る。これによって、読出ビット線４は、トランジスタ１
５の導通状態に応じた電位にされる。すなわち、メモリ
セル１に“Ｌ”が書込まれている場合、トランジスタ１
５はＯＦＦ状態であるから、プリチャージトランジスタ
７によって、読出ビット線４に電源ライン１９から高電
圧が供給されて、読出ビット線４のレベルは“Ｈ”とな
る。逆に、メモリセル１に“Ｈｌが書込まれている場合
、トランジスタ１５はＯＮ状態である。

したがって、この場合には電源ライン１９と接地との間
に直列接続されたトランジスタ１５および１６ならびに
プリチャージトランジスタ７がすべてＯＮ状態となって
電源ライン１９および接地１８間に流れる電流（貫通電
流）が生じる。したがって、読出ビット線４には、電源
電圧がトランジスタ１５および１６のＯＮ抵抗和と、ト
ランジスタ７のＯＮ抵抗との比で分圧されて与えられる
。

しかし、トランジスタ１５および１６はプリチャージト
ランジスタ７よりも駆動能力が大きく設定されるため、
前記ＯＮ抵抗和は、トランジスタ７のＯＮ抵抗に対して
十分に小さい。このため、読出ビット！Ｉ４の電位は接
地１８の低電位Ｏｖによって引下げられ“Ｌ”レベルと
なる。このように、データ読出時には、読出ビット線４
にメモリセル１の記憶データが反転されて読出される。

読出ビット線４に読出されたデータの増幅（レベルセン
ス）は、第５図におけるセンスアンプ１０２によって行
なわれる。次にセンスアンプ１０２の必要性およびその
動作原理について説明する。

読出ビット線４の電位はメモリセル１の記憶データが“
Ｈ”である場合および、“Ｌ”である場合のそれぞれに
おいて次のように表わされる。

メモリセル１の記憶データが“Ｈ”の場合：（Ｖｃ　Ｃ
−ＶＴ　Ｒ） メモリセル１の記憶データが“Ｌ”の場合：Ｖｃ　ｃ−
ｖＴＨ−・・■ 上記式において、ｖＴＭは、プリチャージトランジスタ
７のしきい値電圧を表わす。上式かられかるように、メ
モリセル１の記憶データが“Ｌ”の場合に読出ビット線
４に読出された電位とはＯＶ間では下がらないため、こ
の電位とメモリセル１の記憶データが“Ｈ”の場合に読
出ビット線４に読出された電位との差すなわち、論理振
幅は、電源電位ＶＣＣと接地電位Ｏ■との差ＶＣＣ程大
きくはならず小さい。このため、読出ビット線４の電位
を単に反転して、読出データとすると、読出データが論
理値“Ｏ”と“ｌ”のいずれに対応するかを判別するこ
とが困難となる。そこで、高感度の増幅器であるセンス
アンプ１０２が必要となる。センスアンプ１０２は、読
出ビット線４の電位と、読出ビット線４の電位をインバ
ータ１３によって反転させて得た差動信号とを入力とす
る差動増幅器である。

以下の説明にあたっては、第７図に示されるトランジス
タ１５および工６を各々、記憶トランジスタおよび読出
トランジスタと呼ぶ。

第９図は、センスアンプ１０２の内部構成を示す回路図
である。

第９図を参照して、センスアンプ１０２は、電源ライン
１９と接地１８との間に並列に設けられる、Ｐチャネル
ＭＯＳトランジスタＴＲ２およびＮチャネルＭＯＳ）ラ
ンジスタＴＲ３の直列接続回路と、ＰチャネルＭＯＳ）
ランジスタＴＲＩおよびＮチャネルＭＯＳ？ランジスタ
ＴＲ４の直列接続回路とを含む。トランジスタＴＲ３の
ゲートおよびトランジスタＴＲ４のゲートは、各々、第
５図において読出ビット線４およびインバータ１３の出
力端に接続される。トランジスタＴＲＩおよびＴＲ２の
ゲートは各々、トランジスタＴＲ２およびＴＲ３の接続
点および、トランジスタＴＲ１およびＴＲ４の接続点に
接続される。トランジスタＴＲ２およびＴＲ３の接続点
の電位ＯおよびトランジスタＴＲＩおよびＴＲ４の接続
点の電位Ｏがこのセンスアンプの出力として、第５図に
おいて読出データバッファ１０４に与えられる。

データ読出時において、トランジスタＴＲ３およびＴＲ
４のゲートには各々、読出ビット線４およびインバータ
１３から、前述の式■および■で表わされる相補的な論
理レベルの電位が付与される。

トランジスタＴＲ３のゲート電位がトランジスタＴＲ４
のそれよりも高いと、トランジスタＴＲ３はＯＮ状態と
なって、トランジスタＴＲ２のソース電位を接地１８の
電位０■によって引下げる。

これに応答して、トランジスタＴＲＩはＯＮ状態となっ
て、トランジスタＴＲＩおよびＴＲ４の接続点の電位を
電源電位ＶＣＣによって引上げる。

このトランジスタＴＲＩおよびＴＲ４の接続点の電位は
、トランジスタＴＲ２をＯＦＦ状態にするように働くた
めトランジスタＴＲ２およびＴＲ３の接続点の電位は、
確実に接地電位Ｏｖまで引下げられる。したがって、最
終的に、トランジスタＴＲ２およびＴＲ３の接続点の電
位は、接地１８の電位Ｏｖとなり、トランジスタＴＲＩ
およびＴＲ４の接続点の電位は、電源電位ＶＣＣとなる
。

同様にして、トランジスタＴＲ４のゲート電位がトラン
ジスタＴＲ４のそれよりも低いと、トランジスタＴＲ４
がＯＮ状態となるため、先とは逆に、トランジスタＴＲ
２およびＴＲ３の接続点の電位が電源電位ＶＣＣとなり
、トランジスタＴＲＩおよびＴＲ４の接続点の電位が接
地電位ＯＶとなる。

このように、このセンスアンプによって、前記式■で表
わされる“Ｌ”レベルの電位はさらに弓下げられてＯｖ
となり、前記式■で表わされる“Ｈ”レベルの電位はさ
らに引上げられて、電源電位Ｖｃｃとなり、トランジス
タＴＲ２およびＴＲ３の接続点とトランジスタＴＲＩお
よびＴＲ４の接続点とに現れる。このように、センスア
ンプの２つの出力端の電位は、トランジスタＴＲ３およ
びＴＲ４のゲート電位の差に応じて、相補的に変化して
電源電位ＶＣＣおよび接地電位ＯＶを、論理レベル“Ｈ
”および“Ｌ”として導出する。

したがって、第６図において、メモリセル１から対応す
る読出ビット線４に読出された電位レベルは、センスア
ンプ１０２において増幅されて、読出データバッファ１
０４に導出される。

読出データバッファ１０４は、センスアンプ１０２によ
って増幅された読出データを、前述の読出クロック信号
ＲＣＫに従って、所定のタイミングで取込み出力する、
ラッチ機能を有する回路である。

再度第５図を参照して、データ読出時には、“Ｈ″レベ
ルた読出ワード線６に接続されるメモリセルすべてから
、対応する読出ビット線４に記憶データが反転して読出
される。しかし、選択されたメモリセルに接続された読
出ビット線４に対応して設けられる読出ビット線アクセ
ストランジスタ８ａおよび８ｂのみがＯＮ状態となるた
め、センスアンプ１０２には、選択されたメモリセルの
記憶データに応じた電位のみが与えられる。

第８図は、第６図に示されるシリアルアクセスメモリの
データ読出時の動作を、アドレスポインタ１１４の出力
端子の１つＡｏに対応して設けられた読出ビット線４が
選択された場合を例にとって示すタイミングチャート図
である。

第６図ないし第８図を参照して、データ読出時には、一
定周期の読出クロック信号ＲＣＫ　（第８Ｉｆｆｌ（ａ
））の立上りに同期して、アドレスポインタ１１４の出
力端子Ａｏ−Ａｎから、順次読出クロック信号ＲＣＫの
１周期間だけ“Ｈ”レベルの信号が出力される。したが
って、出力端子Ａ。からは、第８図（ｂ）に示されるよ
うに、読出クロック信号ＲＣＫのたとえばに一１番目（
ｋ＝２゜３、・・・）のサイクル期間に“Ｈ”レベルの
電圧が出力される。出力端子Ａ。から“Ｈ”レベルの信
号が出力される期間には、“Ｈ”レベルの電位を読出ワ
ード線選択信号として与えられる読出ワード線６と、出
力端子Ａｏに対応する読出ビット線４とに接続されたメ
モリセルからデータが読出される。つまり、このメモリ
セルの記憶データが“Ｈであれば、出力端子Ａ。に対応
する読出ビット線４は第８図（Ｃ）に示されるように、
プリチャージ電位（ｖＣＣＶｒ　Ｈ）から、前記式ので
求められる電位（＞ＯＶ）まで低下する。その後、この
読出ビット線４に接続される、記憶データが“Ｌ”であ
る他のメモリセルからデータ読出が行なわれると、この
読出ビット線４の電位は第８図（ｄ）に示されるように
、前記式ので求められる電位から、プリチャージ電位（
Ｖｃ　ｃ　−ＶＴ　Ｒ）まで徐々に上昇する。この読出
ビット線４の電位は、センスアンプ１０２によってその
反転電位を用いて増幅された後、読出データバッファ１
０４に与えられる。一方、読出データバッファ１０４は
、読出クロック信号ＲＣＫの立上りに同期して、センス
アンプ１０２の出力を取込む。したがって、第８図（ｅ
）に示されるように、アドレスポインタ１１４の出力端
子Ａｏの出力が′″Ｈ＠Ｈ＠Ｈ＠Ｈ＠レベル期間線４が
最終的に取る電位が、読出クロック信号ＲＣＫの次の（
ｋ番目の）１サイクル期間にデータ出力端子１０６に導
出される。

このように、従来のシリアルアクセスメモリでは、読出
クロック信号ＲＣＫの１周期間に、選択されたメモリセ
ルに接続される読出ビット線４に読出された電位がレベ
ルセンスされるとともに、他の全ての読出ビット線４が
ｖｃｃ　　ｖＴＨにプリチャージされる。

次に、読出アドレスポインタ１１４の構成について第１
０図を参照しながら簡単に説明する。

第１０図は、アドレスポインタ１１４の内部構成を示す
回路図である。

第１０図を参照して、アドレスポインタは、ｎ千１個の
、ＤフリップフロップＦＯ〜Ｆｎおよび、２人力ＡＮＤ
ゲートＧＯ−Ｇｎを含む。Ｄフリップフロップは、クロ
ック端子ＣＫに与えられるクロック信号の立上り（また
は立下がり）に同期して、データ端子りに与えられる電
圧をデータとして取込み保持するとともに出力端子Ｑか
ら出力する。したがって、フリップフロップＦＯ〜Ｆｎ
の出力には各々、データ端子りに与えられる電圧の変化
が、読出クロック信号ＲＣＫの１周期分遅れて現れる。

フリップフロップＦＯ〜Ｆｎは各々、クロック端子ＣＫ
に前述の読出クロック信号ＲＣＫを受け、かつ、前段の
フリップフロップの出力をデータ端子りに受ける。した
がって、フリップフロップＦ０のデータ端子りにおける
電位変化は、読出クロック信号ＲＣＫの１周期分ずつ遅
れて順次フリップフロップＦ１〜Ｆｎの出力端子Ｑに伝
達されていく。

ＡＮＤゲートＧＯ〜Ｇｎは各々、フリップフロップＦＯ
〜Ｆｎに対応して設けられ、対応するフリップフロップ
の出力と、読出クロック信号ＲＣＫとを入力として受け
る。ＡＮＤゲートＧＯ−Ｇｎの出力は各々、第５図にお
けるアドレスポインタ１１４の出力端子Ａ。−Ａｆｉに
導出される。したがって、ＡＮＤゲートＧｏ−Ｇｎは各
々、対応する出力端子Ｑに表われる電圧および、読出ク
ロック信号ＲＣＫがともに“Ｈ”レベルである期間にの
み、“Ｈ”レベルの信号電圧を出力する。しかし、フリ
ップフロップＦＯ〜Ｆｎの各々の出力端子Ｑの電位変化
は、読出クロック信号ＲＣＫの１周期分だけ遅れて、次
段のフリップフロップの出力端子Ｑに表われる。このた
め、ＡＮＤゲートＧＯ−Ｇｎの出力を“Ｈ”レベルにす
る信号電圧は、読出クロック信号ＲＣＫの１周期間ずつ
遅れて、フリップフロップＦＯ−Ｆｎの出力端子Ｑに伝
達され、ＡＮＤゲートＧ　Ｏ−Ｇ　ｎの出力は、順次的
に一定期間“Ｈ”レベルとなる。この結果、第５図にお
いて、読出ビット線４の各々に対応して設けられた読出
ビット線アクセストランジスタ８ａおよび８ｂは、順次
的に一定期間ＯＮ状態となる。

［発明が解決しようとする課題］ このように、従来のシリアルアクセスメモリに代表され
る、各メモリセル列ごとに読出ビット線および書込ビッ
ト線の２本のビット線を有する半導体記憶装置では、ビ
ット線をプリチャージするプリチャージトランジスタが
常時ＯＮ状態にある。

このため、データ読出時の貫通電流が大きくなり以下の
ような問題が生じる。

すなわち、第５図に示されるシリアルアクセスメモリで
は、トランジスタ７は全てそのゲートおよびドレインが
電源ライン１９に接続されており、全ての読出ビット線
４は常時電源ライン１９と電気的に接続された状態にあ
る。このため、データ読出時に選択された読出ワード線
６に接続されるメモリセル１のうち、記憶データが“Ｈ
ｌであるものを介して、電源ライン１９から接地１８に
、読出が行なわれている期間、すなわち、前記読出ワー
ド８１６が“Ｈ”レベルである期間貫通電流が流れる。

たとえば、最悪の場合、すなわち、全てのメモリセル１
に“Ｈ＃が書込まれている場合には、いずれのメモリセ
ルが選択されている期間においても、選択されたメモリ
セルに対応する読出ワード線６に接続される全てのメモ
リセルにおいて、電源ライン１９から接地１８に、読出
が終了するまでの期間、第７図のプリチャージトランジ
スタ７、読出ビット！１！４．記憶トランジスタ１５お
よび読出トランジスタ１６を介して貫通電流が流れる。

つまり、このような場合には、全ての読出ビット線に、
データ読出期間中、常時貫通電流が流れる。

貫通電流が大きいと、接地電位が本来のレベル（＝　Ｏ
Ｖ）よりも高くなったり、電源電位が本来のレベルＶＣ
Ｃよりも低くなったりするため、接地電位や電源電位の
レベル変動が生じる。このような、メモリの動作基準と
なる電位レベルの変動は、メモリセル１におけるメモリ
キャパシタ１７の放電時間、すなわち、メモリセルのデ
ータ保持時間を短くする原因の一つであることがすでに
判明しており、極力回避されるべきである。また、動作
時にメモリ内に流れる電流が大きいと、メモリの消費電
力が大きくなり、このメモリが搭載されたメモリチップ
の発熱量が増大したり、このメモリを搭載したシステム
全体の電源負荷が増大するという問題が生じる。したが
って、前述のような貫通電流はできる限り小さいことが
望ましい。

さらに、選択されたメモリセルの記憶データが“Ｈ″で
あると、このメモリセルからのデータ読出時には、プリ
チャージトランジスタ７が常にＯＮ状態にあることによ
って、対応する読出ビット線４は選択されたメモリセル
内の記憶トランジスタ１５および読出トランジスタ１６
（第７図参照）によって接地１８の低電位ＯＶに引込ま
れる一方、前記読出ビット線４に接続されるプリチャー
ジトランジスタ７によって電源ライン１９から高電圧を
供給される。このため、読出ビット線４が“Ｌ″レベル
のに時間がかかる。選択されたメモリセルの記憶データ
を第５図におけるセンスアンプ１０２に正しく導出する
には、選択されたメモリセルに対応する読出ビット線４
の電位レベルが、選択されたメモリセルの記憶データに
応じた本来取るべきレベル（前記式のおよび■で示され
る）にならねばならない。このため、読出ビット線４の
レベルが前記本来のレベルになった後にセンスアンプ１
０２によって増幅された信号を、読出データとしてバッ
ファ１０゛６に導出する必要がある。

したがって、前述のように読出ビット線４が“Ｌ”レベ
ルの電位になるのに時間がかかることは、記憶データが
“Ｈ”であるメモリセルからのデータ読出を迅速に行な
うことが困難であることを意味する。

特に、近年のメモリの大容量化に伴い、１本のワード線
に接続されるメモリセルの数が増加しつつあるため、デ
ータ読出時の貫通電流が大きくなりこれによって生じる
上記のような問題が無視できなくなってきた。

さて、この貫通電流を小さくするには、第７図における
プリチャージトランジスタ７の駆動能力（サイズ）を小
さくして、プリチャージトランジスタ７のＯＮ抵抗値を
大きくする方法が考えられる。しかし、プリチャージト
ランジスタのサイズが小さいと次のような問題が生じる
。

たとえば、あるメモリセルからデータが読出されて対応
する読出ビット線４の電位レベルが“Ｌ”となった後に
、この読出ビット線４に接続される、記憶データが“Ｌ
”である他のメモリセルからデータ読出が行なわれる場
合、データ読出が高速に行なわれるには、データ読出時
にこの読出ビット線４が早く　Ｈ”レベルになる必要が
ある。ところが、プリチャージトランジスタ７のサイズ
が小さいと、電源ライン１９からプリチャージトランジ
スタ７を介して読出ビット線４に流れ込む電流が少なく
なるため、前記読出ビット線４の電位レベルが電源電圧
によって“Ｈ”まで上昇するのに要する時間が長くなる
。つまり、読出ビット線４がプリチャージトランジスタ
７によって完全にＨ”レベルにプリチャージさ、れるの
に要する時間（第８図（ｄ）において、読出ビット線４
の電位がＶｃｃ−Ｖ−ｒＨになるまでの時間）が長くな
るため、−旦“Ｌ”レベルとなった読出ビット線４に接
続される、記憶データが“Ｈ”であるメモリセルからは
即座にデータを読出すことが出来なくなる。

本発明の目的は、上記のような問題点を解決し、従来よ
りも低消費電力で、高速動作を行なうことができる半導
体記憶装置を提供することである。

［課題を解決するための手段］ 上記のような目的を遠戚するために本発明に係る半導体
記憶装置は、行および列のマトリックス上に配された複
数のメモリセルと、この行に各々対応して設けられる書
込ワード線および読出ワード線と、この列に各々対応し
て設けられる書込ビット線および読出ビット線と、読出
ビット線の１つを選択する選択手段と、読出ビット線の
各々に対応して設けられて、対応する読出ビット線を所
定の電位にプリチャージするプリチャージ手段と、プリ
チャージ手段の各々を、対応する読出ビット線が選択手
段によって選択されている期間にのみ能動化する手段と
を備える。

［作用コ 本発明に係る半導体記憶装置は上記のように構成される
ため、読出ビット線はいずれも、それが選択手段によっ
て選択されている期間にしか、対応するプリチャージ手
段によってプリチャージされない。つまり、読出ビット
線のいずれが対応するプリチャージ手段と電気的に接続
される期間も、選択手段が一本の読出ビット線を選択す
る時間期間に限定される。このため、データ読み出し時
に読出ビット線がプリチャージ手段によってプリチャー
ジされる際に読出ビット線に流れる電流の総量は、選択
手段によって読出ビット線のいずれが選択されている期
間にも読出ビット線の全てが対応するプリチャージ手段
によってプリチャージされる場合に比べ、大幅に低減さ
れる。

［実施例コ 第１図は本発明の一実施例のシリアルアクセスメモリの
部分概略ブロック図である。第１図には、シリアルアク
セスメモリのメモリブロック１００の構成および、メモ
リブロック１００と、アドレスポインタ１１４．センス
アンプ１０２および読み出しデータバッファ１０４との
間の接続関係が中心に示される。このシリアルアクセス
メモリの全体構成は、第５図に示される従来のシリアル
アクセスメモリのそれと同様である。なお、メモリブロ
ック１００における、メモリセル１の内部構成および、
メモリセル１と書込みワード線５および読み出しワード
線６ならびに書込みビット線３および読み出しビット線
４との間の接続関係も、第２図に示される通り、従来に
おけるものと同様である。

第２図は、本実施例における任意のメモリセル１の内部
構成と、対応するプリチャージトランジスタ７との間の
接続関係を示す回路図である。

第１図を参照して、このシリアルアクセスメモリでは、
従来と異なり、プリチャージトランジスタ７のゲートが
、対応する読み出しビット線アクセストランジスタ８ａ
および８ｂのゲートとともに、アドレスポインタ１１４
の出力端子Ａ。−Ａ、に各々接続される。アドレスポイ
ンタ１１４は、第１０図に示される構成を有し、従来と
同様に動作する。なお、データ読出時に選択された読出
ワードＪ１６は、従来と同様に、読出りａツク信号ＲＣ
Ｋの立上りに同期して、読出クロック信号ＲＣＫの１周
期間だけ“Ｈ”レベルにされる。

第３図は、アドレスポインタ１１４および読出データバ
ッファ１０４の動作を示すタイミングチャート図である
。

第３図を参照して、読み出しクロック信号ＲＣＫ（第３
図（ａ））は、一定周期で立ち上がる。

アドレスポインタ１１４は、出力端子Ａ。−Ａ。

から順次、読み出しクロック信号ＲＣＫの立上がりに同
期して、“Ｈ”　レベルの電圧を、読み出しクロック信
号ＲＣＫの■周期間出力する。つまり、第３図（ｂ）お
よび（Ｃ）に代表的に示されるように、時刻ｔ、〜ｔ２
の期間に出力端子Ａ。から“Ｈ”レベルの電圧が出力さ
れると、次の１周期間（図における時刻ｔ２〜ｔ３の期
間）には、出力端子Ａ、から“Ｈ”レベルの電圧が出力
される。

したがって、プリチャージトランジスタ７は、従来と異
なり、対応する読み出しビット線アクセストランジスタ
８ａおよび８ｂとともに、アドレスポインタ１１４の出
力端子Ａ。−Ａ、のうちの対応する出力端子から“Ｈ”
レベルの電圧が出力されている期間にのみＯＮ状態とな
る。つまり、全ての読み出しビット線４は、互いに、読
み出しクロック信号ＲＣＫの１周期間ずつずれて、前記
１周期間内にＶ（ＨＶＴ！Ｉの電位にプリチャージされ
る。

したがって、記憶データが“Ｈ”である任意のメモリセ
ル１からデータが読み出されている期間には、このメモ
リセルに接続される読み出しビット線４にのみ、対応す
るプリチャージトランジスタ７を介して貫通電流が流れ
、他の読み出しビット線４には貫通電流は流れない。

貫通電流が最大となる場合、すなわち、全てのメモリセ
ルの記憶データが“Ｈ”である場合でさえ、貫通電流は
、全てのメモリセルからのデータ読み出しが終了するま
で常時全ての読み出しビット線４に流れるのではなく、
アドレスポインタ１１４によって読み出しビット線が選
択されるごとに、この選択された読み出しビット線１本
にのみ流れる。

このように、このシリアルアクセスメモリでは、データ
読み出し時にプリチャージトランジスタ７を介して、選
択された読出ビット線に貫通電流が流れる時間は、読み
出しクロック信号ＲＣＫの１周期間であり従来と変わら
ないが、貫通電流が流れる読み出しビット線の数は従来
の１／（ｎ＋１）となるため、データ読み出し時に流れ
る貫通電流の総量は従来よりも大幅に低減される。これ
によって、このシリアルアクセスメモリの消費電力も従
来のシリアルアクセスメモリに比べ小さくなる。

さらに、プリチャージトランジスタ７がＯＦＦ状態に切
替わることによって、このプリチャージトランジスタ７
に接続される読み出しビット線４の電位が迅速に接地電
位ＯＶまで低下する。

第４図は、このシリアルアクセスメモリにおける、デー
タ読み出し時の読み出しビット線４の電位変化を示すタ
イミングチャート図である。第４図には、第１図におけ
るアドレスポインタ１１４の出力端子Ａ。に接続される
読み出しビット線４の場合が代表的に示される。

第４図を参照して、たとえば、前記出力端子Ａ。に対応
する読み出しビット線４に接続される、記憶データが“
Ｈ”であるメモリセルからデータ読み出しが行われる場
合を想定する。この場合、出力端子Ａｏの電圧（第４図
（ｂ））が読出クロック信号ＲＣＫ　（第４図（ａ））
の立上がりに同期して“Ｈ”レベルに立ち上がると、前
記読み出しビット線４は第４図（Ｃ）に示されるように
、“Ｈ”　レベルの電位Ｖ　（（−Ｖ　７Ｂから徐々に
低下し、前述の式■で求められる“Ｌ”レベルの電位（
〉ＯＶ）となる。そして、この読み出しビット線４に対
応するプリチャージトランジスタ７がＯＮ状態である期
間（出力端子Ａ。の電圧が“Ｈ”レベルである期間）に
は、前記読み出しビット線４の電位は前述の値に保持さ
れる。ところが、前記プリチャージトランジスタ７がＯ
ＦＦ状態となると、選択されたメモリセルにおいて、電
源電位ＶＣＣを供給する電源ライン１９と、読み出しビ
ット線４との間の電流経路が遮断される（第２図参照）
。

この結果、読み出しビット線４は、ＯＮ状態にある記憶
トランジスタ１５および読み出しトランジスタ１６によ
って、接地１８の電位ＯＶまで急速に引き下げられる（
第２図参照）。

このように、本実施例では、読み出しビット線４の電位
が、アドレスポインタ１１４の、対応する出力端子の電
位レベルの立ち下がりに応答して、急速に１１　Ｌ　Ｉ
Ｉ　レベルに対応する本来の電位レベル（＝　ＯＶ）に
なるので、結果的に、読み出しビット線４の電位が“Ｌ
”となるのに要する時間が従来よりも短縮される。

さて、前述のように本実施例では、データ読み出し時に
プリチャージトランジスタ７およびメモリセル１を介し
て電源から接地に流れる電流が小さいため、プリチャー
ジトランジスタ７のサイズを従来よりも大きくすること
ができる。プリチャージトランジスタ７のサイズ、すな
わち、駆動能力が大きいと、これに接続される読み出し
ビット線４を“Ｈ”レベルの電圧にプリチャージする時
間および、メモリセルからのデータ読み出しによって読
み出しビット線４が“Ｈ”レベルの電位となる時間が短
縮される。これによって、記憶データが“Ｌ”であるメ
モリセルからのデータ読み出し時間も短縮されることが
できる。

プリチャージトランジスタ７のサイズを大きくして、た
とえば　ＩＩＩＬ”レベルの電位にある、出力端子Ａｏ
に対応する読み出しビット線４に、記憶データが′Ｌ”
であるメモリセルからデータ読み出しが行われる場合を
想定する。この場合には、前記出力端子Ａ。の電位の立
上がりに応答して、前記読み出しビット線４の電位は第
４図（ｄ）に示されるように、対応するプリチャージト
ランジスタ７のサイズに応じた速度で″Ｈ″レベルの電
位Ｖ、。−■ＴＩＩまで上昇する。しかしながら、プリ
チャージトランジスタ７のサイズは大きいため、この速
度は第４図（ｄ）に実線で示されるように、従来（図中
破線で示される）のそれよりも速い。

このように、このシリアルアクセスメモリによれば、読
み出しビット線４を“Ｌ”レベルの電位および“Ｈ”レ
ベルの電位のいずれに設定するのに要する時間も短縮さ
れる。

なお、センスアンプ１０２の構成および動作は従来のシ
リアルアクセスメモリに備えられるセンスアンプ（第９
図参照）と同様であり、ＯＮ状態にある読み出しビット
線アクセストランジスタ８ａおよび８ｂを介して各々入
力される、読み出しビット線４の電圧およびその反転電
圧を差動増幅して第１ｒｌｉ！Ｊにおける読み出しデー
タバッファ１０４に与える。読み出しデータバッファ１
０４も、従来と同様の動作を行なう。すなわち、読み出
しデータバッファ１０４は、第３図（ｄ）に示されるよ
うに、読み出しクロック信号ＲＣＫの立上りに応答して
、センスアンプ１０２の出力信号を取込み、読み出しク
ロック信号ＲＣＫの次の立上りまで保持して出力する。

したがって、データ出力端子１０６には、読み出しクロ
ック信号ＲＣＫの各１周期間内に、センスアンプ１０２
によってレベルセンスされた最終的な電位が読み出しデ
ータとして順次出力される。

このため、読み出しクロック信号ＲＣＫの周期は、選択
された読み出しビット線４の電位が選択されたメモリセ
ルの記憶データに応じた所定の電位まで変化するのに要
する時間を考慮して設定される。しかしながら、このシ
リアルアクセスメモリでは、読み出しビット線４は従来
よりも高速に前記所定の電位に達する。したがって、読
み出しビット線４をプリチャージおよびレベルセンスす
る期間、すなわち、読み出しクロック信号ＲＣＫの周期
を従来よりも短く設定することが可能となる。このよう
な読み出しクロック信号ＲＣＫの周期の短縮化は、この
シリアルアクセスメモリにおけるデータ読み出し時間の
短縮化を意味する。したがって、このシリアルアクセス
メモリによれば、データ読み出し時間を従来よりも短く
することが可能となる。

なお、上記実施例では、メモリセル１が３つのトランジ
スタと１つのメモリキャパシタとによって構成された場
合について説明されたが、メモリセルの構成はこれに限
定されず、データ書込およびデータ読出のためのボート
を互いに独立して持つようなものであればよい。

また、上記実施例では、本発明がアクセスがアドレス順
に行なわれるシリアルアクセスメモリに適用された場合
について説明されたが、ＲＡＭ（ランダムアクセスメモ
リ）などの他のメモリに適用することも可能である。

［発明の効果コ 以上のように本発明によれば、プリチャージ手段が、対
応する読出ビット線が選択されている期間にのみ能動化
されるため、データ読み出し時にプリチャージのために
読出ビット線に流れる貫通電流が従来よりも大幅に低減
される。これによって、データ読出時の消費電力が小さ
くなるとともに、読出ビット線の電位がＬ”レベルおよ
び“Ｈ″レベルれになるのに要する時間も短縮され、結
果的に従来よりも高速動作を行なう半導体記憶装置を得
ることが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例のシリアルアクセスメモリの
部分回路図、第２図は第１図に示されるシリアルアクセ
スメモリにおけるメモリセルの内部構成を示す回路図、
第３図は第１図に示されるシリアルアクセスメモリのデ
ータ読み出し時における動作を示すタイミングチャート
図、第４図は第１図に示されるシリアルアクセスメモリ
におけるデータ読み出し時の読み出しビット線の電位変
化を示すタイミングチャート図、第５図は実施例および
従来のシリアルアクセスメモリの全体構成を示す概略ブ
ロック図、第６図は従来のシリアルアクセスメモリの部
分回路図、第７図は第６図に示されるシリアルアクセス
メモリにおけるメモリセルの内部構成を示す回路図、第
８図は第６図に示されるシリアルアクセスメモリのデー
タ読み出し時における動作を示すタイミングチャート図
、第９図は従来および実施例のシリアルアクセスメモリ
に用いられるセンスアンプの具体的構成を示す回路図、
第１０図は実施例および従来のシリアルアクセスメモリ
に用いられる読み出しアドレスポインタの具体的構成を
示す回路図である。 図において、１はメモリセル、３は書込みビット線、４
は読み出しビット線、５は書込みワード線、６は読み出
しワード線、７はプリチャージトランジスタ、８ａおよ
び８ｂは読み出しビット線アクセストランジスタ、１３
はインバータ、１４は書込みトランジスタ、１５は記憶
トランジスタ、１６は読み出しトランジスタ、１８は接
地、１９は電源ライン、１００はメモリブロック、１ｏ
２はセンスアンプ、１０４は読み出しデータバッファ、
１０６はデータ出力端子、１０８はデータ入力端子、１
１０は書込みデータバッファ、１１２は書込みアドレス
ポインタ、１１４は読み出しアドレスポインタ、１１６
は書込みクロック端子、１１８は読み出しクロック端子
である。 なお、図中、同一符号は同一または相当部分を示す。 ８ｏ、８ｂ　参上ｆ４ｒ−ｉＦ毫【ア７ｔス′Ｉ−ラ；
ンヌタ：１４　　ν乞ｔ７ドしλ；１：ｑ’、１Ａｏ、
Ａｒｖｆ４ｎｔｔ６”（ 鳥３図 ｔ ２ ３ ４ 晃５０ も６区 壽９０ も ○纜 ｏｗＦｎ フリ・７７°７０・１７′ ｌ　事件の表示 ２９発明の名称 ３、補正をする者 事件との関係 住所 名称 代表者 ４、代理人 住所 手続補正書（自発） 平成３年５月２７日 平成２年特許願第７０８３６号 半導体記憶装置

Claims (1)

1. 【特許請求の範囲】 行および列のマトリックス状に配列された複数のメモリ
   セルと、 前記行の各々に対応して設けられる書込ワード線および
   読出ワード線と、 前記列の各々に対応して設けられる、書込ビット線およ
   び読出ビット線と、 前記読出ビット線の１つを、選択する手段と、前記読出
   ビット線の各々に対応して設けられ、かつ、対応する前
   記読出ビット線を所定の電位にプリチャージする手段と
   、 前記プリチャージ手段の各々を、対応する読出ビット線
   が前記選択手段によって選択されている期間にのみ能動
   化する手段とを備え、 前記プリチャージ手段のいずれも、他のプリチャージ手
   段が能動化されているときには、能動化されない、半導
   体記憶装置。