JPH03270414A - Ｄ／ａ変換器の試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ デジタル信号をアナログ出力電圧に変換するＤ／Ａ変換
器の試験を行う試験装置に関し、Ｄ／Ａ変換器の試験を
容易かつ短時間で効率的に行うことができ、又、Ｄ／Ａ
変換器の単調性異常の発生、コード欠は等の異常及びＤ
／Ａ変換器の精度を容易に判定することができる試験装
置を提供することを目的とし、 ｎビットのデジタル信号に対応したアナログ出力電圧を
出力する被試験Ｄ／Ａ変換器と、電圧値が時間の経過と
ともに増加又は減少する基準電圧と前記被試験Ｄ／Ａ変
換器のアナログ出力電圧とを比較して、そのときの基準
電圧がアナログ出力電圧以上又はアナログ出力電圧以下
となったとき、切替え信号を出力する切替え時期検出手
段と、前記切替え時期検出手段より出力される切替え信
号に基づき、前記被試験Ｄ／Ａ変換器に対し、その変換
レンジ全域のデジタル信号を、順次増加又は減少させて
前記被試験Ｄ／Ａ変換器に出力するデジタル信号発生手
段とにより構成した。

又、切替え時期検出手段を、電圧値が時間の経過ととも
に直線的に増加又は減少する基準電圧と、前記被試験Ｄ
／Ａ変換器のアナログ出力電圧とを比較して、そのとき
の基準電圧がアナログ出力電圧以上又はアナログ出力電
圧以下となったとき、切替え信号を出力するものとし、
かつ、一定周期のパルスを発生する発振器と、一方の端
子に前記発振器から出力されるパルスを入力するととも
に、他方の端子に前記切替え信号を入力し、前記切替え
信号が出力されている期間に応答して前記パルスをゲー
トするゲート手段とを備えて構成した。

［産業上の利用分野］ 本発明はデジタル信号をアナログ出力電圧に変換するＤ
／Ａ変換器の試験を行う試験装置に関するものである。

Ｄ／Ａ変換器は試験を行って異常の有無を確認する必要
があり、この試験を容易かつ短時間で効率的に行うこと
ができる試験装置が要求されている。

［従来の技術］ 従来、Ｄ／Ａ変換器の試験を行う場合、Ｄ／Ａ変換器に
デジタル信号を入力し、そのときのアナログ出力信号を
測定している。そして、Ｄ／Ａ変換器がｎビットの変換
レンジをもつものであれば、デジタル信号を変換レンジ
全域にわたって変更し、その測定結果を手作業で１つ１
つプロットしていた。従って、Ｄ／Ａ変換器がｎビット
の変換レンジを持つものであれば、２１回の測定が必要
となる。例えば、分解能が８ビツトである場合には、２
５６回、即ち、十進数の「０」〜ｒ２５５Ｊに対して１
回ずつ測定を行っていた。以後、十進数の数値ＸをＸ　
、、、、で示す。

この後、そのプロットした結果を解析することにより被
試験Ｄ／Ａ変換器のコード欠け、単調性異常等の異常や
、故障を判定するようにしていた。

［発明が解決しようとする課題］ しかしながら、上記従来の試験方法ではＤ／Ａ変換器の
異常の有無を判定するために、変換レンジがｎビットで
あれば２１回の測定が必要であるとともに、手作業によ
り試験を行っていたため、多大な時間を要し、スループ
ットが低下するという問題点があった。

本発明は上記問題点を解決するためになされたものであ
って、その目的はＤ／Ａ変換器の試験を容易かつ短時間
で効率的に行うことができ、又、Ｄ／Ａ変換器の単調性
異常の発生、コード欠は等の異常及びＤ／Ａ変換器の精
度を容易に判定することができる試験装置を提供するこ
とにある。

［課題を解決するための手段］ 第１図は本発明の原理説明図を示す。

被試験Ｄ／Ａ変換器１はｎビットのデジタル信号に対応
したアナログ出力電圧を出力するものである。

切替え時期検出手段２は電圧値が時間の経過とともに増
加又は減少する基準電圧と、前記被試験Ｄ／Ａ変換器の
アナログ出力電圧とを比較する。

そして、そのときの基準電圧がアナログ出力電圧以上又
はアナログ出力電圧以下となったとき、切替え信号を出
力する。

デジタル信号発生手段３は切替え時期検出手段２より出
力される切替え信号に基づき、被試験Ｄ／Ａ変換器１に
対し、その変換レンジ全域のデジタル信号を、順次増加
又は減少させて出力する。

又、第２の発明では、切替え時期検出手段を、電圧値が
時間の経過とともに直線的に増加又は減少する基準電圧
と、前記被試験Ｄ／Ａ変換器のアナログ出力電圧とを比
較して、そのときの基準電圧がアナログ出力電圧以上又
はアナログ出力電圧以下となったとき、切替え信号を出
力するものとし、かつ、一定周期のパルスを発生する発
振器と、一方の端子に前記発振器から出力されるパルス
を入力するとともに、他方の端子に前記切替え信号を入
力し、前記切替え信号が出力されている期間に応答して
前記パルスをゲートするゲート手段とを備えて構成した
。

［作用コ 本発明によれば、基準電圧が時間の経過とともに増加又
は減少して被試験Ｄ／Ａ変換器のアナログ出力電圧以上
又は以下になると、切替え時期検出手段２は切替え信号
を出力する。この切替え信号に基づいてデジタル信号発
生手段３は被試験Ｄ／Ａ変換器１に対し、その変換レン
ジ全域のデジタル信号を、増加又は減少させて出力する
ため、被試験Ｄ／Ａ変換器１のアナログ出力電圧はその
デジタル信号に対応して増加又は減少する。そして、基
準電圧が時間の経過とともに増加又は減少すると、以後
、同様にして切替え時期検出手段２より切替え信号が出
力され、この切替え信号に基づいてデジタル信号発生手
段３より被試験Ｄ／Ａ変換器１に出力されるデジタル信
号は順次増加又は減少して出力される。従って、被試験
Ｄ／Ａ変換器ｌの試験が短時間に、容易に行われる。

又、第２の発明によれば、切替え信号は、電圧値が時間
の経過とともに直線的に増加又は減少する基準電圧と、
被試験Ｄ／Ａ変換器のアナログ出力電圧との比較により
、基準電圧がアナログ出力電圧以上又はアナログ出力電
圧以下となったとき出力される。又、切替え時期検出手
段より切替え信号が出力されている期間に応答して、ゲ
ート手段により発振器のパルスがゲートされるため、そ
のゲートされるパルス数を計数することにより切替え信
号が出力される時間間隔、即ち、被試験Ｄ／Ａ変換器の
各変換レンジに対応するアナログ出力電圧の増加量又は
減少量を検出できる。

［実施例］ 以下、本発明を具体化した一実施例を第２〜６図に従っ
て説明する。

第２図は一実施例におけるブロック回路図を示す。本実
施例における被試験Ｄ／Ａ変換器１ｏは８ビツトのデジ
タル入力端子を備えたものであり、そのアナログ出力電
圧Ｖａの電圧範囲は第４図に示すように最小値ＶＲＬ〜
最大値ＶＲＨとしである。従って、被試験Ｄ／Ａ変換器
ＩＯに入力されるデジタル信号の０１１０１〜２５５　
（＋０１に対応する各ステップ間の電圧値は（Ｖ　ＲＨ
−Ｖ　ＲＬ　）　／２５５である。

コンパレータ１１は切替え時期検出手段を構成し、その
反転入力端子にはＤ／Ａ変換器１ｏのアナログ出力電圧
Ｖａが入力されている。又、コンパレータＩＩの非反転
入力端子には第３図に示すように、時間に比例して電圧
値が直線的に増加する三角波基準電圧Ｖｌが入力される
ようになっている。この基準電圧Ｖｌは、例えば前記被
試験Ｄ／Ａ変換器ＩＯのアナログ出力電圧Ｖａの電圧範
囲と同じ電圧範囲を持ち、入力開始時には最小値ＶＲＬ
となり、所定時間Ｔ経過後に最大値ＶＲＨとなる。

従って、コンパレータ１１は第４図に示すように、基準
電圧Ｖ１が被試験Ｄ／Ａ変換器１ｏのアナログ出力信号
Ｖａ以上となる時間ｔｌにおいてハイレベル（＋　５　
Ｖ）となり、基準電圧Ｖｌがアナログ出力信号Ｖａ未満
となる時間ｔ２においてローレベル（ＯＶ）となるパル
ス信号ｓＧ１を出力する。

デジタル信号発生手段としての８ビットカウンタ１２は
、前記コンパレータ１１のパルスＭ号ＳＧＩのパルスが
１つ入力される毎にその立ち上がりで「ｌ」カウントア
ツプし、前記被試験Ｄ／Ａ変換器ｌＯの変換レンジ全域
、即ち、Ｏ＋ＩＯ１〜２５５　（Ｉｌ＋）にわたりカウ
ントする。そして、８ビツトカウンタ１２はそのカウン
ト値に相当する８ビットデジタル信号ｓｂを被試験Ｄ／
Ａ変換器１０に出力する。

又、ゲート手段としてのオア回路１３の一方の入力端子
は前記コンパレータ１１に接続され、他方の入力端子は
発振器１４に接続されており、発振器１４からは前記パ
ルス信号ＳＧＩの周波数（＝　１　／（ｔｌ　＋ｔ２）
　）整数倍の周波数を持つクロック信号ＣＬＫが入力さ
れる。そして、オア回路１３は前記パルス信号ＳＧＩと
クロック信号ＣＬＫとを合成した出力信号Ｓｄを出力す
る。従って、コンパレータｌｌのパルス信号ＳＧＩのパ
ルスが周期ｔＯ（＝ｔｌ＋ｔ２）で出力されている、即
ち、被試験Ｄ／Ａ変換器ｌＯが正常である場合には、オ
ア回路１３の出力信号Ｓｄは第４図に示すようにパルス
信号ＳＧＩのパルス１つと３つのクロック信号ＣＬＫと
が交互に現れるものとなる。

次に上記のように構成した試験装置の作用を説明する。

第４図は被試験Ｄ／Ａ変換器が正常な場合を示すもので
ある。

試験開始時において、８ビツトカウンタ１２の出力は０
°０．であるため、被試験Ｄ／Ａ変換器１０のアナログ
出力電圧Ｖａは第４図に示すように最小値ＶＲＬであり
、このＶＲＬがコンパレータ１１の反転入力端子に入力
されている。又、コンパレータ１１の非反転入力端子に
は電圧が印加されていないため、コンパレータ１１のパ
ルス信号ＳＧｌはローレベルとなっている。

この状態からコンパレータ１１の非反転入力端子に基準
電圧Ｖｌを入力すると、基準電圧Ｖｌがアナログ出力信
号ＶＲＬ以上となるため、コンパレータＩＩのパルス信
号ＳＧＩにパルスが現れる。

８ビツトカウンタ１２はこのパルスの立ち上がりに基づ
いてｒｌＪカウントアツプし、そのカウント値１　（１
０１に相当する８ビットデジタル信号ｓｂを被試験Ｄ／
Ａ変換器ｌＯに出力する。

その結果、被試験Ｄ／Ａ変換器１０のアナログ出力電圧
Ｖａは、パルス信号ＳＧＩのパルスの立ち上がりから時
間ｔ１経過後、Ｖｌとなる。このため、コンパレータ１
１のこのアナログ出力電圧Ｖａ　（＝Ｖ１）はその時の
基準電圧Ｖ１より大きくなり、コンパレータ１１のパル
ス信号ＳＧＩはローレベルとなる。

被試験Ｄ／Ａ変換器ＩＯのアナログ出力電圧ＶａがＶｌ
となってから時間ｔ２経過すると、基準電圧Ｖｌが前記
アナログ出力電圧Ｖａ　（＝Ｖ１）以上になるため、前
記と同様にしてコンパレータ１１のパルス信号ＳＧＩに
パルスが現れる。このパルスに基づいて８ビツトカウン
タ１２は「ｌ」カウントアツプし、そのカウント値２°
０．に相当する８ビットデジタル信号ｓｂが被試験Ｄ／
Ａ変換器１０に出力され、被試験Ｄ／Ａ変換器１０のア
ナログ出力電圧Ｖａはそのパルスの立ち上がりから時間
ｔ１経過後、Ｖ２だけ上昇して（Ｖ　ｌ　＋Ｖ２）とな
る。その結果、コンパレータ１１のアナログ出力電圧Ｖ
ａ　（＝Ｖ１＋Ｖ２）はその時の基準電圧■ｌより大き
くなり、コンパレータ１１のパルス信号ＳＧＩはローレ
ベルとなる。

以後、時間の経過に伴って基準電圧Ｖｌがアナログ出力
電圧Ｖａ以上になる毎に、前記と同様にしてコンパレー
タ１１のパルス信号ＳＧＩにパルスが現れ、８ビツトカ
ウンタ１２は「１」カウントアツプし、そのカウント値
３．１°ｌ＋　　４ＮＯ＋＋・・に相当する８ビットデ
ジタル信号ｓｂが被試験Ｄ／Ａ変換器ＩＯに出力される
。そして、被試験Ｄ／Ａ変換器ＩＯのアナログ出力電圧
Ｖａは１ステップ分だけ上昇する。このように、この試
験装置においては、試験は基準電圧Ｖｌを入力し始めて
から電圧値が最大値ＶＲＨに達する所定時間Ｔという短
時間に、容易に行うことができる。

又、この試験において、オア回路１３の一方の入力端子
には前記コンパレータ１１から周期ｔ。

（＝ｔｌ＋ｔ２）でパルス信号ＳＧＩのパルスが入力さ
れるため、オア回路１３の出力信号Ｓｄは第４図に示す
ようにパルス信号ＳＧＩのパルス１つと３つのクロック
信号ＣＬＫとが交互に現れるものとなる。従って、被試
験Ｄ／Ａ変換器ｌＯが正常であると判定することができ
る。

第５図は被試験Ｄ／Ａ変換器１０にコード欠けがある場
合を示している。即ち、例えば８ビツトカウンタ１２の
カウント値１１６　（１１１１に対応する被試験Ｄ／Ａ
変換器１０のアナログ出力電圧Ｖａがない場合、基準電
圧Ｖｌはアナログ出力電圧Ｖａ未満となるため、コンパ
レータ１１のパルス信号ＳＧＩは時間ｔ３（＞ｔＯ）の
間、ローレベルのままとなる。このとき、オア回路１３
の出力信号Ｓｄにはクロック信号ＣＬＫが刻み続けられ
、被試験Ｄ／Ａ変換器ＩＯにコード欠けがあると判定す
ることができる。尚、このコード欠けは、出力信号Ｓｄ
の最初からコンパレータ１１のパルス信号ＳＧＩのパル
スに対応する部分を計数すれば容易に判別することがで
きる。

又、第６図は被試験Ｄ／Ａ変換器ｌＯに単調性異常があ
る場合を示している。即ち、例えば８ビツトカウンタ１
２のカウント値１１５　（１０１以降のカウント値に対
応するアナログ出力電圧Ｖａに単調性異常が発生すると
、基準電圧Ｖｌはそれ以後のアナログ出力電圧Ｖａ以上
となるため、コンパレータ１１のパルス信号ＳＧＩはハ
イレベルのままとなる。このとき、オア回路１３の出力
信号Ｓｄにはクロック信号ＣＬＫが刻まれず、被試験Ｄ
／Ａ変換器１０に単調性異常が発生したと判定すること
ができる。尚、この単調性異常についても、出力信号Ｓ
ｄの最初からコンパレータ１１のパルス信号ＳＧＩのパ
ルスに対応する部分を計数すれば容易に判別することが
できる。

又、オア回路１３の出力信号Ｓｄにおいて、各時間ｔ２
におけるクロック信号ＣＬＫの個数を計数することによ
り、被試験Ｄ／Ａ変換器１０の精度を判定することもで
きる。即ち、第４図に示すように、被試験Ｄ／Ａ変換器
ｌＯの精度がよければ、アナログ出力電圧Ｖａの各ステ
ップ間の電圧Ｖｌ、Ｖ２．Ｖ３．−−−、Ｖ２５５は、
Ｖ　１　＝Ｖ２＝Ｖ３＝　−−−＝Ｖ２５５＝　　（Ｖ
ＲＨ−ＶＲＬ）／２５５ となり、コンパレータ１１のパルス信号ＳＧ１がローレ
ベルの各時間ｔ２が一定となる。従って、オア回路１３
の出力信号Ｓｄの各時間ｔ２におけるクロック信号ＣＬ
Ｋの個数は一定（３つ）になれば、精度がよいＤ／Ａ変
換器１０であると判定できる。

尚、本実施例では基準電圧Ｖ１を時間に比例して電圧値
が直線的に増加するものとしたが、時間に比例して電圧
値が直線的に減少し、又、入力開始時には最大値ＶＲＨ
となり、所定時間Ｔ経過後に最小値ＶＲＬとなる基準電
圧としてもよい。この場合には８ビツトカウンタ１２と
してダウンカウンタを用いればよい。

又、本実施例ではデジタル信号発生手段を８ビツトカウ
ンタ１２として８ビツトのデジタル入力端子を備えたＤ
／Ａ変換器ｌＯの試験を行うようにしたが、デジタル信
号発生手段をｎビットカウンタとしてｎビットのデジタ
ル入力端子を備えたＤ／Ａ変換器の試験を行うようにし
てもよい。

［発明の効果］ 以上詳述したように、本発明によればＤ／Ａ変換器の試
験を容易かつ短時間で効率的に行うことができる。

又、第２の発明によれば、さらにＤ／Ａ変換器の単調性
異常の発生、コード欠は等の異常を容易に判定すること
ができるとともに、Ｄ／Ａ変換器の精度を容易に判定す
ることができる優れた効果がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明を具体化した一実施例における試験装置
を示すブロック回路図、 第３図は基準電圧を示すグラフ、 第４図は被試験Ｄ／Ａ変換器が正常な場合の作用を示す
各波形図、 第５図は被試験Ｄ／Ａ変換器にコード欠けがある場合の
作用を示す各波形図、 第６図は被試験Ｄ／Ａ変換器に単調性異常がある場合の
作用を示す各波形図である。 図において、 ■は被試験Ｄ／Ａ変換器、 ２は切替え時期検出手段、 ３はデジタル信号発生手段、 １３はゲート手段としてのオア回路、 １４は発振器である。 第　４　図 被ＭＩＤ／Ａ変換Ｉｔが正常な篇合の作用を示す各波形
図電圧　（■）

Claims (1)

1. 【特許請求の範囲】 １、ｎビットのデジタル信号に対応したアナログ出力電
   圧を出力する被試験Ｄ／Ａ変換器（１）と、 電圧値が時間の経過とともに増加又は減少する基準電圧
   と、前記被試験Ｄ／Ａ変換器（１）のアナログ出力電圧
   とを比較して、そのときの基準電圧がアナログ出力電圧
   以上又はアナログ出力電圧以下となったとき、切替え信
   号を出力する切替え時期検出手段（２）と、 前記切替え時期検出手段（２）より出力される切替え信
   号に基づき、前記被試験Ｄ／Ａ変換器（１）に対し、そ
   の変換レンジ全域のデジタル信号を、順次増加又は減少
   させて出力するデジタル信号発生手段（３）と により構成したことを特徴とするＤ／Ａ変換器の試験装
   置。 ２、前記切替え時期検出手段（２）は、電圧値が時間の
   経過とともに直線的に増加又は減少する基準電圧と、前
   記被試験Ｄ／Ａ変換器（１）のアナログ出力電圧とを比
   較して、そのときの基準電圧がアナログ出力電圧以上又
   はアナログ出力電圧以下となったとき、切替え信号を出
   力するものであり、かつ、 一定周期のパルスを発生する発振器（１４）と、一方の
   端子に前記発振器（１４）から出力されるパルスを入力
   するとともに、他方の端子に前記切替え信号を入力し、
   前記切替え信号が出力されている期間に応答して前記パ
   ルスをゲートするゲート手段（１３）と を備えたことを特徴とする請求項１記載のＤ／Ａ変換器
   の試験装置。