JPH0326188A - ディジタルテレビジョン受像機用のクロック生成回路 - Google Patents

ディジタルテレビジョン受像機用のクロック生成回路

Info

Publication number
JPH0326188A
JPH0326188A JP1161230A JP16123089A JPH0326188A JP H0326188 A JPH0326188 A JP H0326188A JP 1161230 A JP1161230 A JP 1161230A JP 16123089 A JP16123089 A JP 16123089A JP H0326188 A JPH0326188 A JP H0326188A
Authority
JP
Japan
Prior art keywords
clock
system clock
burst
lock
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1161230A
Other languages
English (en)
Inventor
Tatsuo Shibata
達夫 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP1161230A priority Critical patent/JPH0326188A/ja
Publication of JPH0326188A publication Critical patent/JPH0326188A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Color Television Systems (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Synchronizing For Television (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルテレビジョン、特に信号処理に
よる高画質化を実現するディジタルテレビジョン受像機
用のクロック発生回路に関するものである。
〔従来の技術〕
第2図は従来のクロック生成回路の構戒を示す。
図において、1はバースト信号bを基準とするバースト
ロッククロックbkを生或するバーストロックPLL回
路、2は位相比較器、3はローバスフィルタ、4は水晶
振動子を内蔵した電圧制御発振器、5は位相比較器2へ
送出する帰還パルスを作威する分周器、6はバースト口
ツタクロックbkとラインロッククロックhkを選択す
るセレクタ、7はシステムクロックskを生威するシス
テムクロック生底部、8は水平同期分離信号hを基準と
するラインロッククロックhkを生或するラインロック
PLL回路、9はモニタ偏向系駆動部である. ディジタル信号処理によりドット妨害・クロスカラー・
フリッカの軽減を行う高画質テレビジゴンにおいては、
入力バースト信号を基準とするバーストロッククロック
と水平同期信号を基準とするラインロッククロックとい
う2種類のシステムクロックを備え、入力信号に応じて
、いずれかのクロツクを選択してシステムクロックを生
威し、ディジタル信号処理に用いる方式のクロック生成
回路が多数利用されている。このクロック生成回路の従
来のI威を第2図に示す. バーストロックPLL回路1では、バースト信号bを基
準とするバーストロッククロックbkを生威する.位相
比較器2ではバースト信号bとフィードバック帰還パル
スである分周器5の出力パルスを位相比較する. この位相比較器2への入力波形の1例を第3図に示す.
位相比較器2の出力はローパスフィルタ3を経て電圧制
御発振器4に印加され、バースト信号bに同期したバー
スト口ツタクロックbkを得ることができる。一方ライ
ンロックPLL回路8は、水平同期分離信号hを基準と
するラインロッククロックhkを生威し信号処理に用い
る。またこのラインロックPLLllil路8は、信号
処理に用いるシステムクロックを生成する役割のほかに
モニタ偏向系駆動部9に偏向系制御パルスを送出し、モ
ニタ偏向表示系を制御する役割も持っている。このよう
にして作威されたハーストロッククロックbkとライン
ロッククロックhkはクロック切り換え信号CHによっ
てセレクタ6を制御することにより、どちらか一方が基
準クロックckとして選択される。システムクロック生
或部7では基準クロックckを基にして分周動作を行な
い基準クロックckに対して整数倍の異なる周期を持つ
ski〜sknから或るシステムクロックSkを生威し
、ディジタル信号処理に使用される。
このシステムクロック生成部7の動作の一例を第4図に
示す。第4図は入力信号である基準クロックckとその
クロックを2分周して生成したシステムクロックsk.
の関係を示しており、例えばサブキャリア周波数をfs
cと表わした時の8fscと4fscの関係に相当する
。システムクロックskがバーストロッククロックbk
あるいはラインロッククロックhkに切り換わる時、あ
るいは電源投入時にはシステムクロック生成部7が初期
化されるわけではないので、分周するフリップフロップ
などの初期状態によって、生成されるシステムクロック
sk.は、入力映像信号に対して異なる位相を持つこと
になる.具体的には、第4図において、システムクロッ
クSktは入力ステムクロックskは、高画質化を実現
するためのディジタル信号処理に用いられる。
〔発明が解決しようとする課題〕
従来のクロック生成回路は以上のように構威されている
ので、システムクロックが入力映像信号に対して異なる
位相を持つため、ディジタル信号処理エラーが発生しや
すく、システムの不安定性が増大するという問題点があ
った。
この発明は上記のような問題点を解消するためになされ
たもので、安定したシステムクロックを生成することの
できるディジタルテレビジョン受像機用のクロック生成
回路を得ることを目的とする。
〔問題を解決するための手段〕
この発明に係るディジタルテレビジョン受像機用のクロ
ツク生成回路は、バースト口ツタクロックとラインロッ
ククロックを併用するクロック生成回路において、シス
テムクロックを分周したパルスをバーストロックPLL
の位相比較器に人力すると共に、システムクロックの切
り換えあるいはt源投入によってラインロッククロック
をシステムクロックとして選択する時に、水平同期分離
信号によってシステムクロック生成部を初期化するよう
にしたものである。
〔作用〕 この発明におけるクロック生成回路は、パーストロンク
クロックをシステムクロックとして選択した場合に、そ
の分周パルスをバーストロックPLLの位相比較器に入
力するために、入力映像信号に対するシステムクロック
の位相は固定される.またラインロッククロックをシス
テムクロックとして選択した場合には、水平同期分離信
号によってシステムクロック生底部を初期化するために
、入力映像信号に対するシステムクロフクの位相は固定
される。
〔実施例〕
以下、この発明の一実施例を図に基づいて説明する. 第1図において、2は位相比較器、3はローパスフィル
タ、4は電圧制御発振器、5は分周器、6はセレクタ、
7はシステムクロック生成部である。システムクロック
としてバーストロンククロックbkを選択した場合には
、以上の要素によってバーストロックPLL 1を構威
する.8はラインロックPLLであり、ライン口ツタク
ロックhkを生成すると共に、モニタ偏向系駆動部9を
制御する。10はシステムクロック生或部7を初期化す
るリセット信号rtを生成するリセット信号生成部であ
る。
次に動作について説明する。ここに記すクロック生成回
路はバーストロッククロックとラインロッククロックを
併用している2クロック構戒となっている。第1図にお
いて、位相比較器2ではバースト信号bと分周器5から
出力されるフィードバンク分周パルスの位相比較を行う
。この出力はローバスフィルタ3を経て電圧制御発振器
4に印加され、バーストロッククロックbkを生成する
システムクロックとしてバーストロッククロックを用い
る場合には、セレクタ6はバーストロッククロックbk
を基準クロックckとして選択し、システムクロック生
或部7へ送出する.システムクロック生成部7では基準
クロックckを基にして分周動作を行ない、基準クロッ
クckの整数倍の異なる周期を持つski−sknから
或るシステムクロックskを生成する。このシステムク
ロックsknを分周器5を介して位相比較器2に入カす
ることにより、バーストロックPLL 1を構或してい
る。バーストロッククロックをシステムク−ロツタとし
て用いる場合には、システムクロック生成部7は初期化
されないため、先にも記した通り、その分周動作によっ
て生成されるシステムクロックskは、人力映像信号に
対して異なる位相を持つことが予想される。しかし本回
路においては、このシステムクロックsknを分周器5
を介して位相比較器2ヘフィードバック帰還をかけてい
るため、位相差は吸収され、入力映像信号に対するシス
テムクロックの位相は固定される。
次にラインロッククロックをシステムクロックとして用
いる場合について説明する。このラインロックPLL回
路8は、水平同期分離信号hを基準とするライン口ツタ
ク口ックhkを生或する役割を持つ。またモニタ偏向系
駆動部9との間で制御パルスの送受信を行い、偏向表示
系を制御している。従ってシステムクロックとしてバー
スト口ツタクロック,ライン口ツタクロックのどちらを
用いる場合も、常にラインロツクPLL回路8は正しく
動作する必要があるため、先に記したバーストロックク
ロックの場合と同様に、システムクロックskを用いた
フィードバック帰還によりラインロックPLLを構或す
ることは困難である。
本回路ではリセット信号生成部10を設け、システムク
ロックをバーストロッククロックからラインロッククロ
ックに切り換えた時、あるいは電源投入時には各々クロ
ック切り換え信号CH,電源ON信号PONを使って、
水平同期分離信号hに基ツいたリセット信号rtを発生
し、システムクロック生成部7を初期化する方法をとっ
ている。
この様子を第5図に示す。クロック切り換え信号CHの
変化によってラインロッククロックhkが選択された時
に、水平同期分離信号hに基づいたリセット信号rtを
作威している。このリセット信号rtによってシステム
クロック生或部7を初期化することによりラインロック
クロックをシステムクロックとして用いた場合に、入力
映像信号に対するシステムクロックの位相を固定するこ
とができる。
牡1q以上のようにして、入力映像信号に対するシステ
ムクロックの位相を固定することができ、システムの安
定性の向上を実現できる.〔発明の効果〕 以上のように、この発明によればシステムクロックから
作威したフイードバ・ノク帰還パルスによって位相比較
を行うバーストロックPLLを構威し、かつラインロッ
ククロック使用時には水平同期分離信号によってシステ
ムクロック生成部を初期化するように構威したので、入
力映像信号に対するシステムクロックの位相が固定され
、ディジタル信号処理系の安定性を増大できる効果があ
る.
【図面の簡単な説明】
第1図はこの発明の一実施例によるディジタルテレビジ
ョン受倣機用のクロック生成回路の構或を示す図、第2
図は従来のクロック生或回路の構或を示す図、第3図は
従来回路におけるバーストロッククロックPLLの位相
比較器への入力波形を示す図、第4図は従来回路のシス
テムクロック生成部の動作例を示す図、第5図は上記実
施例のリセット信号生底部の動作を説明する図である。 ■・・・バーストロックPLL、2・・・位相比較器、
3・・・ローバスフィルタ、4・・・電圧制御発振器、
5・・・分周器、6・・・セレクタ、7・・・システム
クロック生成部、8・・・ラインロックPLL,9・・
・モニタ偏向系駆動部、10・・・リセソト信号生成部
である。 なお、図中同一符号は同一又は相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. (1)カラーバースト信号を基準とするバーストロック
    クロックおよび水平同期信号を基準とするラインロック
    クロックの2種類のクロックを発生するクロック発生回
    路と、 上記いずれかのクロックを選択し、選択されたバースト
    ロッククロックあるいはラインロッククロックを用いて
    ディジタル信号処理に使用するシステムクロックを分周
    動作によって生成するシステムクロック生成部と、 上記システムクロック生成部より出力されるシステムク
    ロックを用いたフィードバック帰還による位相比較を行
    うバーストロックPLL回路と、上記ラインロッククロ
    ックをシステムロッククロックとして選択する場合、そ
    の切り換え時に水平同期分離信号によって上記システム
    クロック生成部を初期化する手段とを備えたことを特徴
    とするディジタルテレビジョン受像機用のクロック生成
    回路。
JP1161230A 1989-06-23 1989-06-23 ディジタルテレビジョン受像機用のクロック生成回路 Pending JPH0326188A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1161230A JPH0326188A (ja) 1989-06-23 1989-06-23 ディジタルテレビジョン受像機用のクロック生成回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1161230A JPH0326188A (ja) 1989-06-23 1989-06-23 ディジタルテレビジョン受像機用のクロック生成回路

Publications (1)

Publication Number Publication Date
JPH0326188A true JPH0326188A (ja) 1991-02-04

Family

ID=15731107

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1161230A Pending JPH0326188A (ja) 1989-06-23 1989-06-23 ディジタルテレビジョン受像機用のクロック生成回路

Country Status (1)

Country Link
JP (1) JPH0326188A (ja)

Similar Documents

Publication Publication Date Title
JPH09284129A (ja) Pll回路とそれを用いた信号処理装置
JPH0720249B2 (ja) Pll回路
US6018273A (en) Externally-synchronized voltage-controlled oscillator in phase locked loop
JPH0326188A (ja) ディジタルテレビジョン受像機用のクロック生成回路
JPH0265525A (ja) 位相同期回路
JPH0722380B2 (ja) 映像信号用位相ロツク回路
JPH05207327A (ja) 水平同期回路
JPH06276089A (ja) Pll回路
JPH08181604A (ja) 発振回路
US5867545A (en) Phase-locked loop circuit
JPH0332292A (ja) ディジタルテレビジョン受像機用のクロック生成回路
JPH0832833A (ja) ビデオシステムパルス生成回路
JP2884643B2 (ja) 位相同期クロック生成装置
JPH01243622A (ja) 位相同期ループ回路
JPH0752843B2 (ja) Pll回路
JP2661300B2 (ja) 画像標本化クロックの制御方法
JP2713988B2 (ja) 水平afc回路
JPH06261224A (ja) Pll回路
KR100287783B1 (ko) 씨씨티브이카메라
JP2571137B2 (ja) フレーム単位処理系用pll
JPH08172545A (ja) 水平同期回路
JPH04273618A (ja) Pll回路
JPH05145788A (ja) 水平同期分離回路
JPS62219877A (ja) 外部同期回路
JPH07212227A (ja) クロック発生回路