JPH0325541A - キャッシュ記憶制御方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプロセッサ用のキャッシュ記憶制御方法
に関する。

〔従来の技術〕

キャッシュ記憶に関するいくつかの従来技術の要約がア
イ・イー・イー・イー、コンピュータ（　Ｉ　Ｅ　Ｅ　
Ｅ　，　Ｃｏｍｐｕｔｅｒ），第２１巻，２５（１９８
８年）第９頁から第２１頁に論じられている。

キャッシュ記憶を有するマルチプロセッサシステムの代
表的な構成では記憶装置は、複数のプロセッサにより共
有される主記憶プロセッサにより共有される主記憶、そ
れらプロセッサにより共有される上位のキャッシュ（以
下、上位記憶装置間と呼ぶ）、各プロセッサ対応に設け
られたキャッシュ（以下バッファ記憶と呼ぶ）の３階層
で１威されている。主記憶に近くなるほど上位階層と呼
ぶことにする． ユーザに見えるのは主記憶のみである。上位記憶装置間
、バッファ記憶は主記憶アクセスの高速化のためであり
、主記憶の異なる部分（ブロック）の写し（コピー）を
記憶する。同一階層の中で（上位記憶装置間どうし、ま
たはバッファ記憶どうし）主記憶の同一ブロックのコピ
ーをもつことを許す方式をマルチコビ一方式、許さない
方式をシングルコビ一方式と呼ぶ。パッファ記憶は一般
にマルチコンビ一方式である。上位記憶装置間はどちら
の方式もありうる． キャッシュメモリを有するマルチプロセッサシステムに
おける最大の問題点はコヒーレンス処理である。コヒー
レンス処理とは、主記憶の一部（ブロック）の写しが複
数のキャッシュ記憶に存在するため，その間の矛盾を生
じないようにする処理をいう。具体的には１つの写しを
ストア命令などにより書き換えた後、別の写しを参照し
ても最新の情報が読み出されることを保証する処理であ
る． この問題の最も簡単な解決法はストアスルーは呼ばれる
方法である。これはキャッシュ記憶の書き換えが起きた
時、上位階層（上位記憶装置間または主記憶）の記憶装
置の対応する部分をただちに書き換える。またマルチコ
ピ一方式の場合には同一階層の他のキャッシュは書き換
えるかまたは無効とする。したがって複数のコピーが常
に一致している。

この方法では、ストアの度に上位階層の書き換えおよび
他のキャッシュに同じ写しが存在するかどうかのチェッ
ク，存在したときの書き換えまたは無効化が必要となり
、性能低下を招く．別にストアイン方式を辷る計算機も
ある。これはキャッシュ記憶の書き換えば起きた時，上
位階層はすぐには書き換えず、書き換えられたブロック
をリプレースする時、まとめて上位階層を書き換える。

たとえば、アイ・イー・イー・トランザクション・オン
・コンピューター（　Ｉ　Ｅ　Ｅ　Ｅ　，　Ｔｒａｎｓ
ａｃｔｉｏｎｏｎ　Ｃｏｍｐｕｔｅｒ）　２　７巻１２
号第１１１２−１１１８頁（１９７８）参照。上位階層
へのアクセス頻度が減る利点はあるが、一時的にコピー
間の不一致が生ずる。この不一致がある間に書き換えら
れていない（最新ではない）写しを読みださないように
するのがこの場合のコヒーレンス処理である。

従来のストアライン方式では上記のコヒーレンス処理の
必要性が検出されたとき、その場で該当するブロックを
無効にするだけなので、その後同じブロックを読み書き
すると同様の無駄な処理が繰り返され、性能が低下する
．これをピンポン現象と呼ぶ。

現状の計算機は２階層メモリではストアスルーストアイ
ン両方式が存在し、３階層メモリではパッファ記憶はス
トアスルー、上位記憶装置間はストアイン方式をとって
いる場合が多い．前述のごとくマルチコビ一方式でとあ
るキャッシュストアがあった時、そのブロックが同一階
層の他のキャッシュにあるかどうがを調べる必要がある
。このための方法として下記がある。

ａ）スＩ−アアドレスをすべてのキャッシュに送りアド
レスアレイ（ＡＡ）に一致するものがあるかをチェック
する。この方法はアドレスアレイの参照頻度が増え、性
能が低下する。

ｂ）アドレスアレイのコピーを別に設け（これを写しデ
ィレクトリＣＤと呼ぶ）、ストアがあった時，この写し
ディレクトリを参照して一致を調べる．この方法はａ）
よりは若干緩和されるものの、処理装置台数が増えた時
は依然として性能低下の問題がある．また写しディレク
トリＣＤのハードウエアの増加も大きい。

これら２つの方法については、たとえば特公昭６２−５
５１８７が述べている．同特許では他のキャッシュのア
ドレスアレイを参照するために相互参照（ＸＩ）と呼ぶ
母線を設けて、写しディレクトリ参照のための情報や参
照結果の伝送を行なって弔ナ。しかし処理装置台数が増
加した時、次の問題がある。

処理装置台数に比例して写しディレクトリ（ＣＤ）のハ
ードウエア量が増大する。また写しディレクトリＣＤの
参照が増加し性能低下の原因となる。

母線方式は処理装置台数が増え，母線の距離が長くなり
、また接続される負荷ＣＤ）の数が増えると回路の電気
的岨動能力の負担が増え，伝送時間が長くなる。また母
線上のトラフィックもふえて性能低下の原因となる． 〔発明が解決しようとする問題点〕 以上のように従来技術ではマルチコピ一方式のキャッシ
ュにおいて、ストアのあったブロックが他のキャッシュ
に存在したときのそのブロックの無効処理あるいはピン
ポン現象による性能低下が生じる。

また、ストアのあったブロックが他のキャッシュに存在
するか否かのチェックに時間がかかげ、また、そのため
の回路が複雑である。

本願発明の目的は複数のプロセッサで共用されるブロッ
クに関する無駄な処理を低減したキャッシュ記憶制御方
法を提供することにある。

本願発明の他の目的は、ストアのあったブロックが他の
プロセッサで共用されるブロックであるかを簡便に検出
しうるキャッシュ記憶制御方法を提供することにある。

〔問題点を解決するための手段〕

このため本発明では２つ以上の処理装置が共有するブロ
ックでかつ１つ以上の処理装置が書き込みを行なおうと
しているときには、そのブロックをキャッシュに取り込
まないように制御する。さらに望ましい態様では、上位
記憶装置に付属して、ブロック単位に、下位のキャッシ
ュの各々がそまブロックを取り込んでいるか、それが読
みだしか、書き込みかを示すフラグＲ，Ｗと、さらに、
そのブロックをキャッシュに取り込むことを禁止するか
否かを示すフラグ（Ｎ）を設け、これらのフラグを利用
して共有ブロックのキャッシュへの取り込みを制御する
。

〔作用〕

キャッシュへの取り込みを禁止されたブロックについて
は、全てのプロセッサが上位記憶装置にアクセスするの
で同じブロックをキャッシュに取り込む従来のストアス
ル一方式に比べて、キャッシュ内のブロックを無効にす
る処理が減り、また、従来のストアイン方式に比べてピ
ンポン現象が減る．また、各キャッシュに共通してフラ
グが設けられているので、プロセッサ台数が増加しても
、フラグ読み出しのためのハードは余り増大せず、かつ
高速にフラグのチェックが可能になる。

〔実施例〕 以下、本発明の一実施例を説明する。ここでは主記憶を
含めて３階Ｍ（キャッシュは２階Ｍ）の構戒を仮定する
． 第１図は２つの命令処理装置からなるマルチプロセッサ
システムの全体の構戒を示す．１は命令処理装置であり
、以下単にＩＰとよぶ。両者を区別するときはＩＰＩ，
ＩＰ２のごとく、その番号で区別する。各命令処理装置
ＩＰＩ，ＩＰ２は命令を処理する命令ユニット２とパッ
ファ記憶を管理するバッファ記憶ユニット３がある。以
下、バッファ記憶ユニットをＢＳユニツ１〜と呼び、Ｉ
Ｐ１，ＩＰ２用のＢＳユニットを区別するときにはそれ
ぞれＢＳユニット１、ＢＳユニット２と呼ぶ。

各ＢＳユニット３には、キャッシュ記憶（ＢＳ）１００
とそのアドレス管理をアドレスアレイ（ＢＡＡ）１１０
およびＢＳアクセス制御２００を持つ。以下、ＩＰＩ，
ＩＰＺ内のＢＳを区別するときには、それらをＢＳＩ，
ＢＳ２と呼ぶ，４は記憶制御装置（Ｓ　Ｃ）で、それに
はすべてのＩＰが接続されている。記憶制御装置４は命
令処理装ｆｆｉ（ＩＰＩ，ＩＰ２）とのインタフェース
を制御するインタフェースユニット５と上位記憶装置間
を管理する上位記憶装置間ユニット（ＷＳユニット）６
を持つ． インタフェースユニット５は複数のＩＰから送られてく
る信号をバッファリングしたり、その中から優先順位を
つけて、一つの要求に対応する信号群を選択する．また
ＩＰへ送る信号については基づいて、対応するＩＰへ信
号を送出する．ＢＳユニット３とＷＳユニット６の間の
信号の転送はすべて、このインタフェースユニット５を
介して行なわれるが、以下において、これらのユニット
間の転送に言及するとき、′インタフェースユニットを
介する“ことを簡単化のために言及しないことがある． 後者は上位のキャッシュである上位記憶装置間（ＷＳ）
４００とそのアドレス管理を行なうアドレスアレイ（Ｗ
ＡＡ）４１０とＷＳアクセス制御５００とを持ち主記憶
装置（ＭＳ）７にも接続されている。

ワークアクセス制御５００に設けられた一語続出判定回
路５０６、一語書込判定回路５０８は本実施例に特徴的
な回路であり、ＷＳ４００内の一語データをアクセスす
べきかあるいはそのデータを含むブロックをアクセス要
求元のＢＳＩＯＯへ送出してもよいかを判別する回路で
ある。

本実施例では、複数の命令処理装置で共用されるデータ
のブロックについては一定の制限下で、それをＢＳに送
ることを禁止する所に特徴がある。

ＢＡＡＩＩＯとＢＳＩ・ＯＯはブロック単位に区切られ
かつ対応付けられている。このことはＷＡＡ４１０とＷ
Ｓ４００についても同じである。

第１図のＩＩＯＡはＢＳＩＯＯの１つのブロックに対応
するＢＡＡＩＩＯの１エントリを示す。

ＢＳＡはそのブロックに記憶される情報に割りあてられ
たメモリアドレスを、ＶＢはそのエントリの情報が有効
かどうかを示すフラグであり、これらは既知のものであ
る。その他、記憶保護などの情報をもつこともあるが本
発明とは関係がないので省略する。

Ｍａはそのブロックを書き込みのためにそのＢＳに保持
していることを示すフラグである。

第１図の４１ＯＡはＷＳ４００の１つのブロックに対応
するＷＡＡ４　１　０の１エントリを示す。

ＷＳＡとＶｗはＢＡＡにおけるＢＳＡと■８と同種のも
のである。Ｍｗはこのブロックに主記憶（ＭＳ）の対応
するブロックとは異なる情報を保持しているか否かを示
すフラグである。Ｎはこのブロックが２つ以上の処理装
置からすでに参照され少なくともそのうちの１つは書き
込みしている状態にあるか否かを示す。Ｒ＋（ｉ＝１又
は２）はＩＰ１に対応するＢＳｉがこのブロックを読み
だしのために取り込んでいることを示す。同様にＷｔは
書き込みのために取り込んでいることを示す．なおＢＳ
ＩＯＯのブロックとＷＳ４００のブロックは同一サイズ
でなくてもよいが、ここでは同一として説明する， 以下では主記憶とＷＳ一との間のブロック転送に関して
は、ＷＳ内のブロックをラインと呼ぶことがある。

ＢＳＩＯＯへのデータの書き込みはストアイン方式とす
る．すなわちＢＳＩＯＯ内へデータの書き込みを行った
ときには、ＷＳには直ちに同じデータを書き込まないで
、後に、そのデータを含むブロックをそのＢＳでリプレ
ースするとき、そのブロックをＷＳ４００に書き戻す．
ＷＳについてのデータの書き込みもストアイン方式とす
る．本実施例で新しいフラグＭＢ，ＭＷＩ　Ｎ，ＲｌＷ
，を設け、これらのフラグの状態により、基本動作を組
み合わせてコヒーレンス処理を行なうものである。

その制御の特徴は以下の通りである． （ａ）ある命令処理装置ＩＰＪがデータ読み出しのため
に対応するＢＳａにあるブロックを取り込んだあと、Ｉ
Ｐｓが同じブロックをデータ読み出しのために対応する
ＢＳ１に取り込むことは許される．読み出しの場合には
，２つのＢＳ間でデータの不一致が生じないからである
。

（ｂ）ＢＳ４に読み出しのために取り込まれたブロック
をその後ＢＳｉが書き込みのためにＷＳから取り込もう
とする場合、ＢＳｔへのそのブロックの取り込みを禁止
し、かつＢＳＪ内のそのブロックを無効にし、そのブロ
ックに関する、ＩＰ＋．ＩＰａのためのアクセスはＷＳ
対するキャッシュ行なわせる．ＢＳｔの内容とＢＳｊの
内容との不一致が生じるのを防ぐためである。

（ｃ）ＢＳＪに書き込みのために取り込まれたブロック
を、その後ＢＳ１に読み出し又は書き込みのためにＷＳ
から取り込うとする場合、ＢＳ．へのそのブロックの取
り込みを禁止し、ＢＳ，にある、そのブロックをＷＳに
書き戻した後、ＷＳ対するキャッシュＩＰ＋のための読
み出し動作を行う。

この場合もＢＳ１の内容とＢＳＪの内容の不一致が生じ
るのを防ぐためである． 第２図ＢＳユニット３の概略構戊図である。

図において、２００は、命令ユニットからの読出し要求
Ｆ又は書込み要求Ｓに応答してＢＳＩＯＯへのアクセス
および図中のスイッチとゲートを制御するためのＢＳア
クセス制御である．本実施例では、ＢＳＩＯＯに直接読
出し又は書込みをしてよいかを判別する、直接読出判定
回路２１２、直接書込判定回路２１４と、ＷＳユニット
６（第１図）対するキャッシュ、ＢＳへの書込みが可か
否かの判定を要求する書込み判定要求回路２２３などを
有している点に特徴がある。読出しやリプレースなどの
対象となるＢＡＡ　（ＷＡＡ）やＢＳ（ＷＳ）のエント
リは、一般にはＩＰから与えられるメモリアドレスＡＤ
ＰＩＰＩＯまたはＷＳ記憶ユニット６より与えられるメ
モリアドレスＡＤＲＷＳ　１９によって定まる複数の候
補の中から、ｌつ選択されることが多い。しかしこの点
は本発明の特徴とは直接関係がないので、説明を簡単に
するために、アドレスにより、エントリ対するキャッシ
ュ行なうものとする。

アドレスアレイ（ＢＡＡ）１１０はスイッチ２０８を介
して与えられたメモリアドレスにて指定される、アクセ
スすべきデータを含むブロックがＢＳＩＯＯ内のエンド
にあるときには、ヒット信号Ｈ　Ｔ　Ｂとそのエントリ
に対応して記憶したＢＡＡ内エントリ内のビットＭＢと
を線２０を介してＢＳアクセス制御２００に送出する。

そのエントリ内のアドレスＢＳＡはスイッチ２１０、線
１８を介してＷＳユニット６（第１図）に送られる。

上記ブロックがｎｓ１００内にないときには、ＢＡＡＩ
ＩＯはミスヒット信号ＭＩＳＨＴＢと、そのエントリの
ビットＶＢを線２０を介してＢＳアクセス制御２００に
送る． ＢＡＡがミスビットしたときには、一般にはアクセスの
対象となったブロックをＢＳＩＯＯに格納する必要があ
る。そのためには、ＢＳＩＯＯ内の概当エントリに現在
あるブロックをアクセスの対象となったブロックで置き
換える必要がある。

Ｂ　Ａ　Ａ　制御１４０はＢＡＡ内の該当するエントリ
の情報をＢＳアクセス制御２００からの信号等により書
きかえるものである。

スイッチ２１０はリプレースされるアドレスＢＳと対応
する命令ユニット２（第１図）から送られたアドレスＡ
ＤＲＩＰを選択するもので通常は後者を選択する状態に
ある。

さらに図において、２０２は命令ユニット２から線１１
に送られて来る書き込みデータ又はＷＳユニット６から
線１５に供給されるデータの一方を選択してＢＳＩＯＯ
へ送るスイッチであり通常は前者からのデータ１１を選
択する状態にある。

２０４はＢＳＩＯＯから読み出されたデータを命令ユニ
ット２（第１図）への供給線１２又はＷＳユニツｈ　６
への供給線１６の一方へ送出するためのスイッチであり
、通常は、命令ユニツ１・２への供給線１２へ送る状態
にある。２０５は起動されると、ＷＳユニット６から送
られたブロックをＢＳＩＯＯへ書き込み途中にその内の
一語を線１２を介して命令ユニット２へ送出するための
ゲートである。

２０６は起動されると、命令ユニッ１・２から送られて
きた書き込みデータ１１をＷＳユニット６への供給線１
６へ転送するためのゲートである。

２０８はＢＡＡＩ１０とＢＳＩＯＯに供給するアドレス
として、命令ユニット２から線１０を介して送られたア
ドレスＡＤＨＩ　Ｐ又はＷＳユニット６から１１９を介
して送られたアドレスＡＤＲＷＳの一方を選択するもの
で通常は前者を選択する状態にある。

第４図はＷＳユニット６の概略ブロック図を示す。

ＷＳ７クセス制御５００は、ＷＳ４ｏＯへのアクセスお
よびＩＰＩ，２内のＢＳＩＯＯとの間のブロック転送な
どおよびＭＳ７との間のライン転送を制御するものであ
る。本実施例では、あるＢＳから転送要求されたブロッ
クをそのＢＳに転送しないで，対応する命令ユニットの
アクセス対象である一語のデータをＷＳ４００から読み
出すべきか否かを判定する一語弘出判定回路５０６又は
その一語のデータをＷＳ４００に書き込むべきか否かを
判定する一語書込判定回路５０８およびそれぞれの判定
結果が肯定的なときに一語読み出し又は一語書込みをそ
れぞれ行う一語読出回路５２２、一語書込回路５２４を
有し、さらにＢＳに書込んでもよいか否かの判定要求が
あるＢＳから与えられたときにその判定を行うＢＳ書込
み判定回ｌＩｔ５１０をＷＳアクセス制御５００が有す
る点に特徴がある。

ワークアドレスアレイ（ＷＡＡ）４　１　０は、線１８
を介して与えられたアドレスにて指定されるデータを含
むブロックかＷＳ４００内にあるときには、，１４０を
介して、ヒット信号Ｈ　Ｔ　Ｗとそのヒットしたブロッ
クに対するＷＡＡ４００内のエントリ情報の内，Ｖｗ．
ＷＳＡ以外の情報をＷＳアクセス制御５００に送出する
。

なおＷＡＡ４１０もＢＡＡと同様アドＩノスが定まれば
エントリも一つだけ定まるものとして説明する。そのエ
ントリ内のアドレスＷＳＡはスイッチ４１０に送られる
。

上記ブロックがＷＳ　４　０　０内にないときにはミス
ヒット信号ＭＩＳＨＴＷとＷＳＡ以外のフラグ信号を線
４０を介してＷＳアクセス制御５００に送る． ＷＡＡ制御４４０は、第２図のＢＡＡ制御１４０と同じ
く、ＷＡＡ内の該当するエントリの情報をＷＳアクセス
制御からの信号等に応答して更新するものである。

なお、スイッチ４０２はＷＳ４００に書き込むべきデー
タを選択するもので、いずれかのＢＳ１００からインタ
フェースユニットを介して送られてくるデータ１６、又
はＭ．Ｓ７から送られて来るデータ９５のいずれか一方
を選択する。通常はデータ１６を選択する状態にあるが
ライン転送的にデータ９５を選択するようにＷＳアクセ
ス制御５００により制御される。

以下、本実施例の回路とその動作を詳細に説明する。

以下メモリアクセス動作を行なっている命令処理装置の
番号をｉとし、ｉ以外の命令処理装置の番号をｊとする
．ＷＡＡ４１０内のフラグの内すべての命令処理装置に
対応するＲまたはＷをまとめて表す時は単にＲ又はＷと
する。

第９Ａ図は命令処理装Ｉ　Ｉ　Ｐ　ｉからのメモリアク
セス要求Ｆ又はＳに対する対応するＢＳユニットの最初
の動作をまとめたものである。第１０図はこのＢＳユニ
ットｉからの信号に対応するときのＷＳユニット６の動
作をまとめたものである．第９Ｂ図はこのＷＳユニット
６からの信号に対応するときのＢＳユニットｉの動作を
まとめたものである。以下これらり図を参照しながら動
作説明を行う。

（１）第２図において命令処理装置ＩＰｒの命令ユニッ
ト２がＢＳｔのデータの読みだし又は書き込みを必要と
するとき、そのデータのメモリアドレスＡＤＲＩＰが線
１０、スイッチ２０８を介してＢＡＡＩＩＯに供給され
る。なお、スイッチ２０８は、通常線１０を選択する状
態にある竺一方読出し要求Ｆ又は書き込み要求Ｓが線１
３又は１４を介してＢＳアクセス制御２００に入力され
る。書き込み要求Ｓの場合にはさらに書込むべきデータ
が線１１およびスイッチ２０２を介してＢＳＩＯＯ（Ｂ
Ｓ魚）に与えられる。ＢＡＡＩＩＯではその中のアドレ
スの一部で指定されたエントリ内のアドレスＢＳＡが入
方されたメモリアドレスＡＤＲＩＰの上位ビット部分に
一致し、かつＶＢビットが１であるかどうかによりヒッ
ト信号ＨＴＢ又はミスヒット信号ＭＩＳＨＴＢをＢＳア
クセス制御２００に送る。

以下、第９Ａ図に示すＢＳＩの動作の概要を説明する。

（１Ａ）読みだし要求ＦでＢＡＡＩＩＯがヒットした場
合ＢＳｔからアドレスＡＤＲＩＰで指定されるデータを
読み出し、命令ユニット２に送？ＩＢ）書き込み要求Ｓ
の場合でＢＡＡＩＩＯがヒットした場合 Ｎ）ヒットしたＢＡＡエントリ内のビットＭａが１の場
合 同じように書込みデータをＢ　Ｓ　ｔに書込む（第９Ａ
図■）。なお、本実施例ではＢＳはストアイン方式で制
御するため、ＢＳ，に書き込まれたデータは、このとき
にはＷＳ４００には書き込まない。Ｍａが０のときには
．ＢＳ１に書込まないで，ＢＳ■に書き込んでよいか否
かの判定をＷＳユニット６に求めるため信号ＢＭＦを出
力する（第９Ａ図■）．Ｍａはそのブロックが書き込み
のためにそのＢＳ，に書き込まれていることを示すビッ
トである。そのブロックがＢＳｔに取り込まれて、その
ブロックに書き込まれた後、もし、他のＩＰｉが同じブ
ロックをアクセスすることがあったなら、後述するよう
に、そのブロックはＢＳ．からＷＳ４００に書き戻され
、したがって、今回の書込み要求時に、ＢＡＡ１１０が
ヒットしたといということは、このような他のＩＰＪに
よる同じブロックへのアクセスがなかったことを意味す
る。

したがって、本実施例では書き込み要求Ｓ対するキャッ
シュ、ＢＡＡＩＩＯがヒットし、ヒットしたＢＡＡＩＩ
ＯのエントリのＭｎが■のときにはＢＳ，対するキャッ
シュ書き込みを行う。

（ｊｉ）書込み要求Ｓ対するキャッシュヒットしたＢＡ
ＡエントリのＭａがＯの場合 ＢＳ．八のそのブロックの先の取り込みがデータ読み出
しのためであったことを示す。

したがって、その、ブロックの先の取り込み後，他のＩ
Ｐ一が同じブロックをデータ読み出しのためにＢＳ一に
取り込んでいる可能性がある．そのような場合、後述す
るように本実施例ではＢＳＩへの書込みは禁止するよう
になっている。したがって本実施例では、書込み要求Ｓ
対するキャッシュＢＡＡＩＩＯがヒットし、かつヒット
したＢＡＡエントリのＭｕがＯのときには、ＢＳＩへ書
込んでよいかの判定をＷＳユニット６に求めるべく信号
ＢＭＦを出力するようになっている． （ＩＣ）読み出し要求Ｆ又は書込み要求Ｓ対するキャッ
シュＢＡＡＩＩＯがヒットしなかった場合その要求の対
象とするデータが属するブロックがＢＳｉにないので、
ＷＳ４００からそのブロックをＢＳｔへ転送する必要が
ある。そのためブロックを１つリプレースする必要があ
る．本実施例では簡単化のためにリプレースすべきエン
トリは、ミスヒットしたエントリと同じである．Ｖａが
Ｏの時は、無効な情報なので後述（ｎｉ）の動作に移る
． （ｉ）Ｖａが１であって、ＭｅがＯのときには、リプレ
ースされるブロックはＷＳ４００内の対応するブロック
に一致しているので、そのブロックを無効にすればよく
、そのときＢＳユニットｉは信号ＲＰＬＢを出力する．
（ｉｔ）そのＭａが１のときには、リプレースさるブロ
ックとは異なる容容を有するので、そのリプレースブロ
ックをＢＳｉよりＷＳ４００に書き戻す必要がある。そ
のためＢＳユニットｉはそのブロックの各語を読み出し
、その読み出しと同期して信号ＢＫＷを出力する．（■
）その後アクセス要求されたデータが属するブロックを
ＷＳ４００よりＢＳ１に転送することを要求する信号Ｂ
ＴＲまたはＢＴＷを出力する． 以上のＢＳユニットｉの動作の詳細を以下に説明する． （１ａ）読み出し要求ＦでＢＡＡがヒットした場合 第３図はＢＳアクセス制＠２００の概要ブロック図であ
る． 直接続出判定回路２１２は対応する命令ユニット２から
読出し要求Ｆが入力されたとき、読出し要求Ｆの対象の
データを対応するＢＳから直接読出してよいかを判定し
、判定結果が肯定的なときに読出し要求ＦＲをＢＳにオ
アゲート２２４を介して出力する． 具体的には、ＢＡＡＩＩＯからヒット信号ＨＴＢが入力
されているとき読出し可と判定する。

ＢＳエントリ内アドレス選択回１２３４は、後に説明す
るブロックリード回ＩＩＩ２２０又はブロックライト回
路２４２から与えられるｎ個のアドレス（ＡＤＲＢＲｎ
又はＡＤＲＢＷｎ）をオアゲート２３０の出力が１のと
き選択し、通常は対応する命令ユニット２から与えられ
るメモリアドレスのＡＤＲＩＰの下位部分を選択してア
クセスすべきＢＳエントリ内のアドレスとして送出する
ものである。

したがって、命令ユニット２からの読出し要求時にＢＡ
ＡＩＩＯがヒットしたとき、そのヒットしたエントリに
対するＢＳ内のエントリから、対応する命令ユニットが
送出したメモリアドレスＳＤＲＩＰで指定される一語が
読み出される（第９Ａ図の）。

（１ｂ）書き込み要求ＳでＢＡＡがヒットした場合 （ｉ）直接書込判定回路２１４は、書込み要求の対象と
なったデータをＢＳ１００に直接書き込んでよいかを判
定し、判定結果が肯定的なときに書込み信号ＳＷをＢＳ
ＩＯＯにオアゲート２２６を介して出力する。具体的に
は、ＢＡＡＩＩＯからヒット信号ＨＴＢが入力され、さ
らにＭａが１の場合に書込み可と判定する，（ｌａ）で
述べたのと同じようにして、書込み要求Ｓ対するキャッ
シュＢＡＡＩＩＯがヒットし、かつ対応するＭａが１の
ときにはＢＳ１００のメモリアドレスＡＤＨＩ　Ｐで指
定される、位置に書き込みデータ（一語）が書き込まれ
る（第９４図（３））。

（ｉｔ）書込み判定要求回路２２３は書込み要求Ｓの対
象となったデータをＢＳＩＯＯに直接書込んでよいか否
かの判定をＷＳユニット６に要求すべきかを判定する回
路であり、判定結果が肯定的なときに、信号ＢＭＦをそ
こに供給する。具体的には、書込み要求Ｓとヒット信号
ＨＴＢが入力され、さらにＭＢがＯの場合に信号ＢＭＦ
を出力する。

（１ｃ）読み出し要求Ｆ又は書き込み要求Ｓ対するキャ
ッシュＢＡａがヒットしなかった場合（ｉ）リプレース
判定回路２１６は、書込み又は読み出しの対象となった
データが属するブロックがＢＳ１００に存在しない場合
において、リプレース候補のブロックをＷＳ４００に書
き戻すことなく、そのブロックのＢＳ記憶エントリに上
記データが属するべきブロックをＷＳより書き込んでよ
いか否かを判定し、判定結果が肯定的なときに、信号Ｒ
ＰＬＢを出力する。

具体的には、読出し要求Ｆ又は書込み要求Ｓが入力され
たときに、ＢＡＡＩＩＯからミスヒット信号ＭＩＳＨＴ
Ｂが入力され、かつヒットエントリに対するＶａが１で
ＭａがＯのときに信号ＲＰＬＢを出力する． （ｎ）ブロック書き戻し判定回路２１８は書込み又は読
出しの対象となったデータが属するブロックがＢＳ１０
０に存在しない場合において、リプレース候補のブロッ
クをＷＳ４００に書き戻してから、そのブロックの位置
に上記データを含むブロックをＷＳ４００より転送すべ
きかを判定し、判定結果が肯定的なときにリプレースブ
ロック書き戻は要求償号ＲＰＢＷＢを出力する． 具体的には、読出し要求Ｆ又は書込み要求Ｓが入力され
たときにＢＡＡＩＩＯからミスヒット信号ＭＩＳＨＴＢ
が入力され、かつミスヒットエントリのＶＢはＭａがと
もに１のときに信号ＲＰＢＷを出力する．この信号はブ
ロックリード回路２２０を起動するとともにＡＮＤゲー
ト２２５を開く． ブロックリード回路２２０は、ブロック書き戻し判定回
路２１８からリプレースブロック書き戻し要求償号ＲＰ
ＢＷＢがオアゲート２１９を介して供給されたときに、
ＢＳ内のブロックの書き戻しを指示する信号ＢＫＷを生
するとともに、そのブロック内の各語のアドレスＡＤＲ
ＢＲｎを順次発生する． 信号ＢＫＷはオアゲート２２４を介してＢＳへ読み出し
指示として送られるとともに、すでに開かれているＡＮ
Ｄゲート２２５およびオアゲート２３０を介してＢＳエ
ントリ内アドレス選択回路２３４に、オアゲート２３２
を介して与えられるエントリ内アドレスＡＤＲＢＲｎを
選択するように指定する。こうして、Ｂ　Ｓ．１　０　
０よりミスヒットエントリブロックの各語が読み出され
る。このとき、信号ＢＫＷはスイッチ２０４にも送られ
、ＢＳから読み出された各語を線１６に出力するように
指示する。このようにして、リプレースブロックがＢＳ
ＩＯＯより読み出され、信号ＢＫＷとともにＷＳユニッ
ト６へ送られる。

ミスヒットエントリに対するＢＡＡフラグ内のアドレス
ＢＳＡはスイッチ２１０において書き戻し動作の間、信
号ＢＫＷに応答して選択され、線１８を介してＷＳユニ
ット６に送られる． このリプレースブロックの読み出しが終了すると、ブロ
ックリード回路２２０から、終了信号ＢＲＥＮＦが出力
される。

（ｆｉｔ）ブロック転送要求回路２２２は、リプレース
判定回路２１６からのリプレース信号ＲＰＬＢ又はブロ
ックリード回路２２０からの終了信号ＢＥＲＥＮＤによ
り起動され、現在のメモリアクセス要求が読み出し要求
Ｆ又は書き込み要求Ｓのいずれであるかにより読み出し
のためのブロック転送要求ＢＴＲ又は書き込みのための
ブロック転送要求ＢＴＷをＷＳユニット６に送出する。

スイッチ２１０（第２図は通常ＩＰｉからのアドレスＡ
ＤＲＩＰを選択して線１８を介してＷＳユニット６に送
る状態にある。また、書き込みのためのブロック転送要
求ＢＴＷの場合、ゲートＧ２（第２図）がこの信号に応
答して、ＩＰ１からの書込みデータを線１６を介してＷ
Ｓユニット６に送る。

こうして、ＢＡＡＡミスヒット時のブロック転送要求動
作が終了する。

（２）ＢＳ１からの上述のいろいろの信号に応答してＷ
Ｓユニット６は第１０図にまとめられた動作を行う．＊
ず、その概婦を説明する．（２Ａ）ＢＳ書き込み判定信
号ＢＭＦがＢＳｉから入力された場合（第１０図（ｈ）
又は（ｆ））（ｉ）他のＢＳｊに同じブロックが保持さ
れていないとき、ＷＳユニット６は、Ｉ　ＰｉｅこＢＳ
書き込み許可信号ＰＭＴを出力する（第１０図信号ＢＭ
Ｆ　（ｈ））． この信号ＢＭＦがＢＳｔに読み出し用に取り込まれたブ
ロック対するキャッシュ初めて書込み、要求がＩＰｉか
ら出されたときである．本実施例では、同じブロックが
ＩＰ４に書き込み用に同時に保持されないように制御さ
れるので他のＢＳ−に同じブロックが保持されていない
ということは、Ｒ　Ｊ　＝　Ｏであればよい。

このようにＢＳｉへの書き込みを許したときにはＷＳユ
ニット６ではＷＡＡ４１０内のフラグをＷ　ｉ　＝Ｍ　
ｗ　：　１に変更し、このブロックが工Ｐ目こより書き
込みに用いられたことを示す．またこのブロックの内容
がＭＳの内容から書きかえられたことを示す。

（ｉｆ）もし同じブロックが読み出し用にＢＳＪに保持
されているとき（すなわちＲ，＝１のときには，）この
ブロックをＢＳＩ，ＢＳＪの両方に保持させない所に本
実施例の特徴の一つがある．このときには、ＢＳｊにブ
ロックキャンセル信号ＢＣを送り、その中の同じブロッ
クを無効にし、かつＩＰｉからの書き込みデータ（一語
）はＷＳ４００内にストアし、信号ＳＷＴｔｉ−ＢＳ１
に送り、この旨を通知する（第１０図信号ＢＭＦ　（ｆ
））。なお、本実施例では、後述するように、いずれか
のＢＳに保持されているブロックは必らずＷＳ４００に
も保持されるようになっているため、このＷＳ４００へ
の一語ストアはただちに実行される． ＷＳユニット６では、以上の動作に関連して、ＷＡＡ４
　１０内のこのブロックに対するフラグをＲ４＝Ｏ，Ｎ
＝Ｍｗ＝１に変更する。

Ｎ＝１になったことより、このブロックはこの後ＢＳ−
への取り込み禁止される。

（２Ｂ）読み出しのためのブロック転送要求ＢＴＲが入
力されたとき（第１０図信号ＢＴＲ（（ａ）〜（ｄ））
． （２Ｂ１）要求されたブロックがＷＳにある場合 （ｉ）このブロックをＢＳｉに転送するのは、そのブロ
ックがＢＳ一に保持されていないＮ−　Ｒ　ｊ＝　Ｗ　
ａ　＝　Ｏ　）か又はそのブロックに保持されていても
それが、読み出し用に保持されている（Ｎ＝Ｏ　　ＲＪ
＝１，ＷＪ＝Ｏ）ときである．結局Ｎ＝Ｏ、Ｗ　ａ　＝
　Ｏのときにプロック転送する．このときＷＳユニット
６は、このブロックの各語のＢＳｉへの転送と同期して
信号ＢＲＤをＢＳｃに送る。さらに対応するＷＡＡエン
トリのフラグをＲ　ｉ　＝　１とする（第１０図信号Ｂ
ＴＲ（ａ））。

（ｎ）このブロックがＢＳｊに書き込み用に保持されて
いる場合（Ｎ＝０、Ｗａ−１）このブロックの転送を禁
止する，ＢＳＪにある対応するブロックは、ＷＳ４００
にあるこのブロックの内容対するキャッシュ書きかえら
れているので，ＷＳ４００からＢＳａへ信号ＷＢを送り
、このブロックを書き戻しを指示した後、書き戻したブ
ロック内の、ＩＰ．から与えられたメモリアドレスＡＤ
ＨＩＰを有する一語を信号ＳＲＤとともに、ＢＳユニッ
トｉに転送スる．このとき、ＷＡＡ４１０内のこのブロ
ックに対するフラグをＷＪ＝　Ｏ　，　Ｎ＝　Ｉ　Ｌこ
し、このブロックについては、その後がいずれのＢＳへ
の取り込みを禁止する（第１０図信号ＢＴＲ（ｂ））。

（ｉｉｉ）このブロックがすでにＢＳへの取り込みを禁
止されている（Ｎ＝１）ときには、要求された一語のデ
ータを信号ＳＲＤとともにＢＳユニットｉへ送る。この
ときＷＡＡ４１０のフラグは変更しない（第１０図信号
ＢＴＲ（Ｃ））。

（２Ｂ２）転送要求されたブロックがＷＳにない場合 ＷＳ内の一つのラインをリプレースし，要求されたデー
タを含むラインをＭＳ７からＷＳ４００へ転送し、その
後、要求されたデータを含むブロックをＢＳ＋に送る（
第１０図ＢＴＲ　（ｄ））。このとき，この新たなライ
ンに対するＷＡＡエントリのフラグをＮ　＝　Ｍ　ｗ”
Ｗ＝Ｏ，Ｖｗ＝１−　ＲＪ＝Ｏ，Ｒｉ”：１とする。

このラインリプレース時には、リプレースすべきライン
に属するブロックをＢ　Ｓ　ｔ　，ＢＳ一が保持してい
る可能性がある。したがって、その郁保持の状態により
第１１図に示す処理ｄ１〜ｄ４をする必要がある。

（２Ｃ）書き込みのためのブロック転送要求ＢＴＷが入
力されたとき（第１０図信号ＢＴＷ（ａ），（ａ），（
ｆ）．（ｇ），（ｄ））。

ブロック転送を許可するのは、このブロックがＢ　Ｓ　
ａに保持されていな＜　（ＲＪ＝ＷＪ＝Ｏ），かつ，こ
のブロックの転送がすでに禁止されていない（Ｎ＝Ｏ）
ときである。ブロック転送要求ＢＴＲのときと異なり、
このブロックが読み出し用にＢＳ，に取り込まれている
ときもブロック転送はしない。さて、このブロック転送
時には，ＷＡＡ４１０のこのブロックに対するフラグが
Ｍ　ｗ　”　Ｗ　ｉ　＝　１に変更される（第１０図Ｂ
ＴＷ（ａ））。

ブロック転送をしないときには、ＩＰｒからの書込みデ
ータ（一語）をそのままＷＳ４００に書き込み、信号Ｓ
ＷＴをＢＳユニットｉに通知する（第１０図ＢＴＷ（ｅ
）　〜（ｇ））．このときＷＡＡ４１０のこのデータを
含むブロックのフラグにより次の３つの処理のいずれか
がなされる。

（ｉ）このブロックがＢＳＪに書き込み用にすとき ＢＳユニットｊ＝信号ＷＢを送り、このブロックをＷＳ
４００に書き戻したあと、ＢＳユニットｉから送られた
一語のストアをＷＳ４００対するキャッシュ行うこのと
き、ＷＡＡ４　１　０内の対応するフラグをＷＪ＝１０
、Ｎ＝Ｉ　Ｌ、以後、いずれのＢＳへのブロック転送も
禁止する（第１０図ＢＴＷ（ｅ））。このブロック内の
データがＩＰｊにより書きかえられているため、書きか
え後のブロック対するキャッシュ上記一語の書き込みを
行うため上記書き戻しを行う。

（且）このブロックがＢＳ一に読み出し用に保持されて
いるとき（Ｎ＝Ｏ，ＲＪ＝１）ＢＳユニットｊにブロッ
クキャンセル信号ＢＣを送りそのブロックを無効とする
ことをＷＳ４００への一語書き込みと並行して行う。

このときＷＡＡ４１０内の対応するフラグをＲａ＝Ｏ，
Ｎ＝Ｍｗ＝Ｌとする。（第工０図ＢＴＷ（ｆ））。

（ｉｉｉ）このブロックのＢＳへの転送がすでに禁゜止
されているとき 上述の一語書き込みを行うのみでよい。

ＷＡＡ４　１０のフラグの変更も必要でない。

（２Ｃ２）要求されたブロックがｗｓにない場合 読み出しのためのブロック転送要求ＢＴＲの場合（ＩＣ
１参照）と同じく、ラインリプレース等を行う．転送要
求ＢＴＲの場合と異なるのは、ＷＡＡ４　１０の対応す
るフラグをＭｙ”Ｗｔ＝１とすることである（第１０図
Ｂｒｗ（ｄ））． （２Ｄ）リプレース信号ＲＰＬＢが入カされたとき、 この信号はＢＳｉ中のブロックをｗｓ ４００に書き戻さないでリプレースするときにＢＳユニ
ットｉからｗＳユニット６に送付される。ＷＳユニット
６ではこのブロックに対するフラグをＲ　ｔ　＝　Ｏに
する（第１０図信号ＲＰＬＢ）。

（２Ｅ）書き戻し信号ＢＫＷが入力されたときこの信号
は、ＢＳｔ中のリプレースブロックをＷＳ４００に書き
戻すとき又はＷＳユニット６からの書き戻し信号ＷＢに
応答してＢＳ１がＷＳユニット６が指定したブロックを
ＷＳ４００に書き戻すときにそのブロックの各語ととも
にＷＳユニット６に送られる．ＷＳユニット６では、こ
の送られたデータの各々をＷＳ４００に書き込み、その
後、関連するフラグをＲ　ｔ　＝　Ｗ　ｔ　＝　Ｏとす
る。

以上のＷＳユニット６の動作の詳細を以下に示す。

（２ａ）ＢＳ書き込み判定信号ＢＭＦが入力された場合
（第１０図（ｈ）又は（ｆ））（ｉ）第５図はＷＳアク
セス制御５００の概略ブロック図である。図中回路５０
２，５０４，５０６，５０８，５１０，５１２，５１４
，５１６の出力線に付された（ａ）〜（ｈ）の記号は第
１０図の同じ記号のデータ処理のとき、その記号の付さ
れた出力線が１になることを示している。

上記回路への入力線１７がどのＢＳユニットからのもの
かを示すＩＰ番号ｉもこれらへの回路に供給されるべき
であるが図では簡単化のために省略してある。また、こ
れらの回路の出力にはいずれのＢＳユニットへ送出され
るべきかを示すＩＰ番号（ｉ又はｊ）も含まれるべきで
あるが，以下の説明よりその番号は明らかであるので図
では省略してある。

図において５１０は信号ＢＭＦに応答してＢＳｔにＩＰ
ｉからの書き込みデータ（一語）を書き込んでよいかを
判定する回路である。

この回路は、Ｒ　Ｊ　＝　Ｏのときに書き込み許可信号
ＰＭＴを出力するようになっている。この信号がＢＳユ
ニットｉに送られ、ＢＳｔへの書き込みを行ってよいこ
とを通知する。

一方、ＷＡＡ制ｆｓ４４０　（１４）ｌｔＷＡＡ４１０
内のヒットエントリ内のフラグをＷｉ＝Ｍｗ＝２に変更
する。

おいて、Ｒ４＝０のときの処理が終了する（第１０図信
ＢＭＦ　（ｈ））． （ｉｔ）一語書込判定回路５０８は、いずれかのＩＰか
らＢＳ書込み判定要求ＢＭＦ又はデータ書込みのための
ブロック転送要求ＢＴＷが入力されたときに、ブロック
転送を禁止して，代りに、そのＩＰより書き込み要求さ
れている一語のデータをＷＳ４００に書き込むべきかを
判定する回路で、判定結果が肯定的なときには、書き込
み開始条件に応じて異なる信信ＳＷＩ．ＳＷ２を出力す
る。信号ＳＷ１はただちにＷＳ４００に一語書き込みを
行ってよいときに出力され、信号ＳＷ２は、いずれかの
ＢＳよりＷＳ４００にブロックの書き込みを行った後Ｗ
Ｓ４００に一語書き込みを行うときに出力される。

信号ＢＭＦがＩＰｉから入力されたときには、この回路
５０８は、Ｒ　Ｊ　＝　１の場合、信号ＳＷＩを出力す
るように構或されている。

ＩＰｒから線１８を介して与えられた、書き込みデータ
に対するメモリアドレスＡＤＲ　ＩＰと後に説明するブ
ロック読出しアドレス（ブロック）読出し回路５１８か
らのアドレスＡＤＲＲＢｎ又はブロック書込み回路５２
０からのアドレスＡ　Ｄ　Ｒ　Ｗ　Ｂ　ｎのいずれか）
の一方を選択して、アクセスすべきエントリ内アドレス
としてＷＳ４００に与えるものである。この選択回路５
３０は○Ｒゲー１・５５０の出力が１のときに後者のア
ドレスを選択するように構或されている。

信号ＢＭＦがＩＰｉから入力された場合に出力される信
号ＳＷＩに、応答に一語書込み回路５２４は一語書き込
み信号ＳＷＴを生或する。この一語書込み信号ＳＷＴは
また、ＯＲゲート５３４を介してＷＳ４００に書き込み
信号として与えられる。

こうして信ＢＭＦがＩＰｉから与えられたときには、Ｉ
Ｐｉから与えられた書き込みデータがＷＳ４００に書き
込まれる。

なお、信号ＳＷＴはＢＳユニットｉに送られ、この該を
通知し、ＢＳｉ内の、書き込み対象のブロックを無効に
することを指示する．さて、図においてブロックキャン
セル判定回討５１２は，いずれかのバッファ記憶ユニッ
トからブロック転送要求ＢＴＲ又はＢＴＷあるいはＢＳ
書き込み判定要求ＢＭＦが入力されたときに、それらの
信号に関連するブロック又はその他のブロックの無効を
いずれかのＢＳユニット対するキャッシュ要求すべきか
判定するもので、判定結果が肯定的なときに信号ＢＣ１
またはＢＣ２を出力する。信号ＢＣ２はライン転送をと
もなう時で、ＢＭＦの時は生成されない． 信号ＢＭＦが入力された場合にＲ　Ｊ　＝　１の場合、
ＢＳ−にアクセス対象と同じブロックがあるので、この
回路５１２は、この場合において、信号ＢＣＩを生威し
、オアゲート５４４を介して信号ＢＣ＠：ＢＳユニット
ｊに送る．この場合ｊは複数個ありうるのでＢＣ信号は
Ｒ　Ｊ　＝　１のすべてのＢＳユニットｊに送る。ＷＡ
Ａ４１０の該当するエントリ内のＷＳＡ（これはそのブ
ロックに対するメモリアドレスに等しい）を線１９を介
してＢＳユニットｊに送り、そのブロックの無効を指示
する． 一方、ＷＡＡ制御４４０（第４図）では、このヒットエ
ントリに対するフラグをＲ　Ｊ　＝０，Ｎ：Ｍｗ＝：１
にする． こうして，ＢＭＦ信号が入力された場合において、Ｒ　
ａ　”　１の場合の処理が終了する。

（２ｂ）読み出しのためのブロック転送要求ＢＴＲが入
力されたとき（第１０図信号ＢＴＲ（（ａ）〜（ｄ）） （２ｂｌ）要求されたブロックがＷＳにある場合 （ｉ）第５図において，ブロック転送判定回路５０２は
ＢＳからのブロック転送要求ＢＴＷ又はＢＴＲを受けて
，要求されたブロックをＢＳに転送すべきか否かを判定
する回路で、ブロック転送すべきときはブロック読出し
開始条件の異なる信号ＢＴ１又はＢＲ２を出力する。

信号ＢＲＩはただちにブロック転送をしてよい場合に出
力され、信号ＢＲ２は，必要なブロックを含むラインを
ＭＳ７から ＷＳ４００に転送したあと、ＢＳにブロック転送すべき
ときに出力される。

ブロック読出し回路５　１　８　ｊ′！、信号ＢＲＬ又
はＡＮＤゲート５４０を通過した後の信号ＢＲ２により
起動され、読み出すべきブロック内のｎ語に対するｎ個
の読出し要求ＲＢｎをＯＲゲート５３６を介してＷＳ４
００に供給するとともに、それぞれの語の、ＷＳエント
リ内アドレスＡＤＲＲＢｎをエントリ内アドレス選択回
路５３０に順次に供給する。

ブロック転送要求ＢＴＲ又はＢＴＷの場合には、選択回
路５３０はオアゲート５５０がｌとなっているのでこの
アドレスＡＤＲＲＢｎを選択してＷＳ４００に送る状態
にある。

さて、信号ＢＴＲがＩＰｉから入力されたときに、転送
要求対象のブロックがＢＳＪに保持されていないか又は
保持されていても読出し用であって書込み用でない場合
、すなわち、Ｎ＝ＷＪ＝０のときには、ブロック転送要
求判定回路５０２は信号ＢＲＩを出力し、ただちにブロ
ックの転送開始をブロック読出し回路５１８に指示し、
この回路とエントリ内アドレス選択回路５３０の前述の
動作によりブロックの各語の読み出しが行なわれる。

このときブロック読出回路５１８の出力信号は信号ＢＲ
ＤとしてＢＳユニットｉにも送られ、転送したブロック
の書き込みを指示する．このときＷＡＡ制御４４０（第
４図）はＷＡＡ４　１０内の該当するエントリのフラグ
をＲ１＝１に変える。こうして、Ｎ＝Ｗ４＝０のときの
ブロック転送要求ＢＴＨに対するＷＳユニット６の動作
が終了する。

（３ｉ）第５図のブロック書き戻し判定回路５０４は、
ＢＳユニット３からの信号ＢＴＲまたはＢＴＷが入力さ
れた時、他のＩＰｊが取りこんでいるブロックを書き戻
す必要があるかどうかを判定し、必要があれば、信号Ｗ
Ｂ１またはＷＢ２とそのＩＰの番号ｊを出力する．ＷＢ
２は、ライン転送を伴なう場合に出力され、その動作は
後述する。ＷＢＩは、ＢＴＲ要求またはＢＴＷ要求で要
求されたブロックを他のＩＰが書き込みのために保持し
ている（Ｖｗ−Ｖ／ａ＝１）時に１となる。信号ＷＢＩ
はオア回路５４２を介してＩＰ番号ｊで指定されるＢＳ
ユニットｊに信号Ｖ／Ｂとして送られる。この時、ＷＡ
Ａ４　１　０の該当エントリのメモリアドレスＷＳＡも
、線１９を介して、ＢＳユニットｊに送られる。ＢＳユ
ニットｊでは指定されたアドレスＷＳＡに対するエント
リから必要語数ｎだけＢＳｊからデータを読み、信号Ｂ
ＫＷと共に，ＷＳユニット６に送り返す．信号ＢＫＷが
戻るとブロック書込回路５２０を起動し，信号ＷＢｎを
書き込みを指示すると共に、ブロック内アドレスＡＤＲ
ＷＢｎを生成して、選択回路５３０を介してＷＳ４００
に送る。また１ブロック分の書き込が終ると、信号ＷＢ
ＥＮＤを発生する。

一方、ＢＴＲ要求で、ＷＢＩが生或された時には、一語
読出し判定回路５０６において、信号ＳＲ２を１にして
いるので、ＷＢＥＮＤが発生すると、一語読出し回路５
２２内のアンドゲート５５２が１となり、信号ＳＲＤが
生或される．これにより前述のブロック読出しと同様（
ただし１語のみ）の読出しがＷＳ５００から行なわれ、
信号ＳＲＤと共にＢＳユニットｉに送られる。またＷＡ
Ａ制御４４０は信号ＳＲＤにより、ＷＡＡ４１０内の該
当するエントリのフラグをＮ＝１とする。

（ｉｕ）ＢＴＲ要求を受け、ＷＡＡ４　１０がヒット（
ＨＴＷ＝１）の時、一語読出し判定回路６０６は、フラ
グＮ＝１であれば、信号ＳＲ１を生威し、一語読出し回
路５２２を介して、信号ＳＲＤを発生する．この後は上
述の（ｉｉ）のＳＲＤと同様にして、ＷＳ４００から一
語の読出し、信号ＳＲＤのＢＳユニットｉへの返送、Ｗ
ＡＡ制御４４０でのフラグＮの書込みが行なわれる，な
おこの場合、フラグＮは、動作開始前から１となってい
るので、そのままでもよいが新たに１を書き込んでもよ
い。

（２ｂ２）要求されたブロックがＷＳにない場合 ＷＡＡ４１０からミスヒット（信号ＭＩＳＨＴＷ）が出
る．この場合、要求されたブロックをＭＳから転送する
が、現在のフラグの状態により、第１１図に示す（ｄｉ
）〜（ｄ４）の処理が行なわれる。

（処理ｄｉ） Ｖｗ−０か、Ｍｗ＝Ｏかつ、Ｎ＝１ｏｒＲ＝Ｗ＝０の場
合は、リプレース判定回路５１４で、信号ＬＲＰが生戒
され、ライン転送回′ｌ＆５２６の制御により、直ちに
ライン転送が起動される。

第８図はライン転送回５２６の詳細ブロック図である。

信号ＬＲＰにより、ライン転送要求回路５８２が起動さ
れ、線９８を介して、主記憶７ヘライン転送要求ＬＴＲ
が送られる。

ラインアドレスは、スイッチＳＷ５Ｗ４　１　０、線９
７を介して、ＢＳユニットｉからのアドレスが送られる
。

主記憶で該当するラインを読むと、データ９５と信号Ｌ
ＲＤが返送される。ライン書込み回路５８４は、信号Ｌ
ＲＤにより、ＷＳの書込み指令ＷＬｎ、ライン内アドレ
スＡＤＲＷＬｎを生成し、ＭＳ７から送られるデータ９
５のＷＳ４００への書き込みを指示する。

また１ライン分の転送が終ると、信号ＬＴＲＥＮＤを発
生する。信号ＬＴＲＥＮＤにより、ＢＡＡ制御４１０が
働き．ＷＡＡ（７）７ラグＶｗ＝１、ＷＳＡにはＳＷ３
Ｂを介して送られるＡＤＲＩＰの上位部分を、またＭｗ
＝Ｎ＝Ｒ＝Ｗ＝Ｏとする。またブロック転送判定回路５
０２では、信号ＢＲ２を発生しているので、信号ＬＴＲ
ＥＮＤにより、アンドゲート５４０がｌとなり，ブロッ
ク読出し回酪５１８が起動され、（２ｂｌ）の（ｉ）で
説明したブロック転送が行なわれる。

（処理ｄ３） フラグがＶｗ−１、Ｎ　＝　Ｍ　ｗ　＝　Ｗ　ａ　＝　
Ｏ、Ｒｊ＝１の場合ブロックキャンセル判定回路５１２
において信号ＢＣ２を生戒する。これはオアゲート５４
４を介して、信号ＢＣを生威し、（２ａ）の（ｎ）で述
べたのと同じブロックキャンセル動作が行なわれる。ま
た信号ＢＣ２は、ライン転送回路５２６にも送られ、信
号ＬＲＰと同様にして，ライン転送を起動する。その後
の動作は処理ｄ１と同様である．（処理ｄ４） フラグがＶｗ”Ｎ−＝Ｍｗ＝１の場合は、リプレースさ
れるＷＳのブロックはＢＳとは一致しているが、ＭＳと
は異なっているので、ＭＳに書き戻す必要がある。ライ
ン書き戻し判定回路５１６は、この条件を検出し、信号
ＲＬＷＢを生戒する。ライン転送回路５２６では、信号
ＲＬＷＢを受けると、信号ＷＢ２が出ていないので、ア
ンドゲート５８３が１となり、ライン読出回路５８０が
起動される。

ここでは１ラインの語数に相当するｎ回の読出し指令Ｒ
Ｌｎとそれに対応するライン内アドレスＡＤＲＲＬｎが
が生或され，主記憶７へ，書込み指令ＬＢＫとアドレス
９７、ＷＳから読出したデータ９６が送られ、ライン書
き戻しが行なわれる．１ラインの書き戻しが終ると，ラ
イン読出回路５８０で終了信号ＬＲＥＮＤが生或され、
これによりライン転送要求回路５８４が起動される．以
後は処理ｄ１で述べたのと同様の動作が行なわれる。

（処理ｄ２） Ｖｗ＝Ｗａ：Ｍｗ”：１、Ｎ＝Ｏの場合は、ＢＳＪの内
容がＷＳと異なるので、まずＢＳＪからの書き戻しを行
なわねばならない。ブロック書き戻し判定回路５０４は
、この条件を書き戻し判定回路５１６も信号ＲＬＷＢを
生或する。信号ＷＢ２は上記パラグラフ （２ｂｌ）の（ｎ）で説明した信号ＷＢＩと同様にして
、ＢＳＪからのブロックの書き戻しを行なう。一方信号
ＲＬＷＢは、ライン転送回路５２６に送られるが、信号
ＷＢ２によってインヒビットされるので、アンドゲート
５８３は１にならない。逆に上述の書き戻し終了時に発
生する信号ＷＢＥＮＤにより，アンドゲート５８１が１
となり、ライン読出回路５８０が起動され、以後は処理
ｄ３で述べたライン書き戻しと同様の動作が行一なわれ
る．以上により、信号ＢＴＲを受けて、そのブロックが
ＷＳにない時の動作が終る。

（２Ｃ）書込みのためのブロック転送要求償号ＢＴＷを
受けた時（第１０図の（ａ）．（ｅ）〜（ｇ）） （２Ｃ１）要求されたブロックがＷＳにある、即ち、ヒ
ット信号ＨＴＷが出るとき、 不ラグＮ　＝Ｍ　ｗ　＝　Ｒ　Ｊ　＝　Ｗ　Ｊ　＝　Ｏ
の場合（第１０図の（ａ））この場合は、すでに（２ｂ
ｌ）の（ｉ）で述べたＢＴＲ要求に基づくブロック転送
処理と同様である。相違は、最後にＷＡＡ４１０のフラ
グをＲ１ではな＜てＷ１＝１とする点にある．このフラ
グの書込み制御はＷＡＡ制１１４４０で行なう。

（ｉ）ＢＴＷ要求を受け、ヒットエントリがあり（ＨＴ
Ｗ＝１）かつそのエントリのフラグがＮ　＝　Ｏ　．　
ＷＪ　＝　１の場合、（第１０図の（ｅ））、先ずＢＳ
Ｊからの書き戻し動作を行なう．ブロック書き戻し判定
回路５０４で信号ＷＢＩが生或され、（２ｂｌ）の（３
１）で述べたのと同様にして書き戻しが行なわれる。

一方、一語書込判定回路５０８は信ＳＷ２を生或してい
るので書き戻しが終了して、ブロック書込回路５２０で
信号ＷＢＥＮＤを生成すると、一語書込回路５５４のア
ンドゲート５５４が１となり、ＳＷＴ信号が生威される
。

以後は（２ａ）の（ｉｔ）で述べたのと同様の一試コ込
の制御が行なわれる。

（ｌＢＴＷ信号が入力され、ＨＴＷ＝１であり、Ｎ＝１
０、Ｒａ＝１の場合（第１０図のＢＴＷで（ｆ））は，
概ブロックがＢＳＪにあるので、これを無効にし、−ｉ
書込みを行なう。

（２ａ）の（ｉ）で述べたのと同じ制御が行なわれる。

（ｎｉ）ＢＴＷ信号を設け、ＨＴＷ＝１，Ｎ＝１の場合
（第１０図の（ｇ）），この場合は概ブロックのＢＳへ
の取込みが禁止されているので、一語書込み動作を行な
う。一語書込判定回路５０８で信号ＳＷＩが生成され、
（２ａ）の（ｉ）で述べたのと同じ一語書込の制御が行
なわれる． （２Ｃ２）ＢＴＷ要求を受け、概ブロックがＷＳにない
（ＭＩＳＨＴＷ＝１）場合 この場合の動作は（２ｂ２）で述べたＢＴＲ要求を受け
てミスヒットの場合の動作と、ほとんど同じである。相
違点は、最後にＷＡＡのフラグに書く場合、Ｒ，＝１と
はせずに制御４４０で行なわれる。

（２ｄ）信号ＲＰＬＢを受けると．Ｒｉ＝Ｏとする。こ
のため、第７図に示すオアゲート５７１と５７２を介し
て、信号ＷＴＲＷが、ＷＡＡ４　１　０に送られ、Ｒ．
Ｗフラグの書き込みが指示される。書込むべきデータは
Ｄ　Ｒ　ｔ　，　Ｄ　Ｗ　ｉ，　Ｄ　Ｒ　Ｊ　，　Ｄ　
Ｗ−で与えられるが、ＲＷフラグ回路５７３は、この場
合、Ｄ　Ｒ　ｔのみＯとし、その他は元の値（ＲＪ、Ｗ
ａ）を出力するように動作する。

（２ｅ）信号ＢＫＷを受けると、ＢＫＷはブロックの語
数ｎ回分だけ送られるが、（２ｂｌ）の（ｎ）と同様に
して、ブロック書込回路５２０が起動され、書き戻しが
行なわれる。

しかしＷＢＥＮＤが出てもアンドゲート５５２、５５４
、５８１のいずれも１とならず、この先の新しい動作は
起動きない。一方、ＷＡＡ制御４４０は、信号ＢＫＷに
よりオアゲート５７１，５７２が働いて信号ＷＴＲＷに
より、Ｒ，Ｗフラグの書込み指令が出される。ＲＷフラ
グ回路５７３は信号ＢＫＷによりＢＳ＋からの信号ＢＫ
Ｗによる書戻しとフラグの書込みが終了する。

（３）ＢＳｉからＷＳへ送った要求信号ＢＴＲ、ＢＴＷ
，ＢＭＦに応答してＢＲＤ．ＳＲＤ、ＳＷＴ，ＰＭＴな
どの応答信号が返される。

また他のＢＳからの要求から派生して、ブロックキャン
セル要求ＢＣや書戻しＷＢがＷＳからＢＳ一に送られる
。これらに対するＢＳユニットの概鴫動作を先ず説明す
る。これらの動作の概要は第９Ｂ図に示す。

（３Ａ）ＢＭＦ要求を送った場合、 これは前述のごとく読出しのために取込んでいるブロッ
クへの書込み許可を求めたものである。

（３Ａｉ）ＰＭＴ信号が返された場合（第９Ｂ図（５）
） 書込みが許可されたので、ＩＰ＋からのデータをＢＳの
概当ブロック内の送定されたアドレスに書込み．Ｉ３Ａ
ＡのフラグをＭ［ｌ＝１いるので、そのままでもよいし
、新たに同じ値を書き込んでもよい。

（３Ａ２）ＳＷＴイ１号が返サレタ時（第９Ｂ図（６）
） 書込みのためのブロックの取込みが許可されなかった。

必要な一語はＷＳですでに書込んでいるので、ＢＳｉで
はこのエントリを無効にするため、ＶＢ＝Ｏとする。

（３Ｂ）ＢＴＲ信号を出し、ブロック読出し要求を出し
ている場合 （３Ｂ１）ＢＲＤ信号が送り返された場合（第９Ｂ図の
（１）） ＢＲＤは、ブロックの語数ｎ回分返ってくる．ＢＲＤが
くるごとに、ＷＳからのデータをＢＳＩＯＯの概当ブロ
ックに書込む。またブロック内の語番号が工Ｐｉからの
指定アドレスと一致した場合は、ＷＳからのデータをＩ
Ｐｉへも送る。ＢＲＤの最終回（ただし途中の回で毎回
行なってもよい）に、ＢＡＡの概当エントリに、Ｖｓ＝
１、Ｍｓ＝０．ＢＳＡにはＡＤＲＩＰを書込む。

（３Ｂ２）ＳＲＤ信号が返送された時（第９Ｂ図（２）
） ブロック転送が許可されなかったので、ＷＳからのデー
タをＩＰｉに送り，フラグＶａをＯにする。

（３Ｃ）ＢＴＷ信号を出し、書込みのためのブロック転
送を要求している場合 （３Ｃ１）ＢＲＤ信号が送り返された場合（第９Ｂ図（
３）） 同様にして、送り返されるデータをＢＳに書き込む。た
だし、ＩＰｉにデータを送る動作は不要で、ブロック転
送終了後、ＩＰ＋からのデータをＢＳに書く。またフラ
グはＶａ：ＭＢ：Ｆｌ、ＢＳＡはＡＤＲ　Ｉ　Ｐ＠：書
く．（３Ｃ２）ＳＷＴ信号が送り返された時（第９Ｂ図
（４）） ブロック転送が許可されなかったので、（３Ａ２）と全
く同じ制御をすればよい。

セルが要求された場合（第９Ｂ図（７））ＳＣから送ら
れるアドレスで指定されるＢＳのブロックを無効にする
ため，対応するＢＡＡのフラグＶａをＯにする。（３Ｅ
）ＳＣからＷＢ信号によりブロック書戻しが要求された
場合（第９Ｂ図（８））。ＳＣから送られるアドレスで
指定されたブロックからｎ語を読出し、信号ＢＫＷとと
もにＳＣに送り返す。この後このブロックを無効にする
ため、ＢＡＡの対応するフラグＶａ＝Ｏとする。

（３）以上のＢＳユニット３の動作を以下に詳述する。

（３ａ）書込み判定要求回路２２３は信号ＰＭＴまたは
ＳＷＴが返るとリセットされる。

（３ａｌ）信号ＰＭＴが返送された場合、第３図のオア
ゲート２２６が１となり、 ＢＳＩＯＯに書込み指令として送られる。アドレスはス
イッチＳＷ３　Ｂ　２　０　８経由でＡＤＲＩＰＩＯが
、またデータはスイッチＳＷ１１１が書かれる。ＢＡＡ
制御１４０では信号ＰＭＴにより、第６図のオアゲート
ｌ４３，１４４，１４５が１となる．信号ＷＴＦＧは、
フラグの書込み指令、ＤＶＢとＤＭＢはそれぞれＶａと
Ｍａに書くデータである。またＢＳＡはＳＷ３Ｂから与
えられるアドレスの上位部分が書かれる。以上により、
ＰＭＴ信号によるデータとフラグの書込みが終る。

（３ａ２）信号ＳＷＴが送られた場合、ＢＡＡ制御１４
０では、オアゲート１４１、１４５を介してフラグ書込
み指令ＷＴＦＧが１となるが、ＤＶＢ．ＤＭＢはＯなの
で、ＶａとＭａはＯが書かれる。

（３ｂ）ブロック転送要求回路２２２はブロックライト
終了信号ＢＷＥＮＤまたはＳＲＤまたはＳＷＴが戻ると
リセットされる。

（３ｂｌ）ＢＴＲ要求に対し、ＢＲＤ信号が返った場合 ブロックライト回路２４２が起動され、ドレスＡ　Ｄ　
Ｒ　Ｂ　Ｗ　ｎが生戊される。Ｂ　Ｗ　ｎはオアゲート
２２６を通して、ＢＳの書込み指令となると共に，オア
ゲート２３０を通して、ＢＳエントリアドレス選択回路
２３４で、オアゲート２３２を通して送られるＡＤＲＢ
Ｗｎｔ＆選択する。またスイッチＳＷＩＢ２０２にも送
られて，ＳＣから送られるデータ１５を選択する。信号
Ａ　Ｄ　Ｒ　Ｂ　Ｗ　ｎは比較器２３６において、ＩＰ
からのアドレス信号ＡＤＲＩＰの対応するビットと比較
し、一Ｍすると、アンドゲート２３８、オアゲート２４
０が１となり、ゲートＧ１においてＳＣからのデータを
ｌｉｌｌ２を介して命令ユニットに送る．ＢＡＡ制御１
４０では信号ＢＲＤにより、オアゲート１４３と１４５
が働き，Ｖａに工が．ＢＳＡにはアドレスの上位ビット
が書かれる。ｎ回の書込みが終ると、ブロックライト回
路２４２で信号ＢＷＥＮＤが生成されブロック転送要求
回路をリセットする。

２４０が１となり、ゲートＧ１２０５を開いて、ＳＣか
らのデータを命令ユニットに送る．ＢＡＡ制御では、Ｓ
ＷＴ信号と同様にして，Ｖｓ＝Ｏとする。（　Ｍ　ｅも
Ｏとなるが差しつかえない） （３Ｃ）書込みのためのブロック転送要求ＢＴＷを出し
ている時 （３Ｃ１）ＢＲＤ信号が返った時、（３ｂｌ）のブロッ
ク転送時と同様の動作をするが、ゲート２３８は開かな
い。逆に、ブロック転送終了信号ＢＷＥＮＤにより、ア
ンドゲート２３７が１となり、命令ユニットからのデー
タを、ブロック転送したブロックに書く。この時オアゲ
ート２３０は開かないので、ＢＳエントリ内アドレス選
択回路２３４は、ＡＤＲＩＰを選択する。ＢＡＡ制御１
４０では、ＢＲ　Ｄ　ニより信号ＤＶＢ，Ｗ’Ｉ”ＦＧ
（７）他、７’／ドゲート１４２が１となり信号ＤＭＢ
も１となり．ＶａとＭＢに１が、ＢＳＡには命令ユ二汽
１からのアドレスが書かれる． （３Ｃ２）信号ＳＷＴが返った場合（３　ａ　２）と全
く同様の制御が行なわれる。

（３ｄ）信号ＢＣによりブロックキャンセルを要求され
た場合、オアゲート２５０が王となり，スイッチＳＷ３
Ｂにおいて、アドレスは線１９によりＳＣから送られる
ＡＤＲＷＳを選択する。一方ＢＡＡ制御１４０において
、ＷＴＦＧのみが１となるので、アドレスで指定された
エントリのフラグＶａ−０となる。

（　Ｍ　ａもＯになるが差しつかえない）。

（３ｅ）信号ＷＢにより書き戻しが要求された場合 オアゲート２１９が１となり、ブロックリード回路２２
０が起動され、（ＩＣ）の（ｎ）で説明したのと同様の
書き戻し制御が行なわれる．（ＩＣ）の時との相違は、
オアゲート２５０が１となり、スイッチＳＷ３Ｂが２０
８において、アドレスはＳＣからのＡＤＲＷＳが選択さ
れることを信号ＢＲＥＮＤは罰告或せず、ブロック転送
要求回路２２２を起動しないことおよびＢＡＡ制御１，
４０において、信号ＷＴＦＧが１となり、Ｖｓ＝Ｏとな
る点である。（Ｍａも０になるが差しつかえない）。

第６図はＢＡＡ制御１４０の詳細回路の一実施例である
。信号ＷＴＦＧは、フラグの書込指令であり、ＤＶＢ．
ＤＭＢはそれぞれＶａ，Ｍｓへ書くべきデータである。

ＢＳＡへは、スイッチＳＷ３Ｂ２０８から入力されるア
ドレスの対応部分が書かれる。

これらはＳＣからの信号ＢＲＤ．ＰＭＴ．ＳＲＤ，ＳＷ
Ｔ．ＷＢ，ＢＣに応じて決定される。またＢＲＤの時は
ＢＴＷへの応答か否かにより区別が必要である。　第７
図はＷＡＡ制御４４０の詳細ブロック図の一実施例であ
る。ＷＴＶ．ＷＴＮＭ．ＷＴＲＷは各々、フラグＶｗ，
ＮとＭｗ％ＲとＷへの書込み指令であり，その時書くべ
きデータはＤＶＷ．ＤＮとＤ　Ｍ　Ｗ　，　Ｄ　Ｒ　ｔ
とＤＷｉとＤＲｊとＤＷ−で与えられる．ＷＳＡへの書
き込みはＷＴＶの時に行なわれ、そのデータはスイッチ
ＳＷ３Ｗから入力されるアドレスの対応部分である。

これらの信号は、ＢＳ＋への応答信号ＰＭＴ．ＢＥＤ．
ＳＷＤ，ＳＷＴ，ＳＲＤまたＢＴＲかＢＴＷか、あるい
はＳＣでの動作信号ＬＴＲＥＢＤ．ＷＢ，ＢＣ，ＲＰＬ
Ｂ．ＢＳｉからの信号ＢＫＷ、およびＩＰｉ号ｉ，ｊの
他、現在のフラグＲｉ．Ｗカ、Ｒｊ．ＷＪにより定まる
． なお、フラグＮが一度セットされたあとは、適当なタイ
ミングでリセットされる。たとえば、ＷＳ内にあるその
ブロックを含むページが主記憶７からページアウトされ
たときのように、ＷＳ内のブロックを使用できなくなっ
たとき、ＷＳ内のそのブロックをＭＳに書き戻すととも
に，対応するフラグＮをリセットする。本実施例では、
簡単化のために、フラグＮのリセットの回路は省略した
。

（他の実施例） ＃、本発明の一実施例の詳細を述べた。本例では、記憶
階層が３階層（ＢＳ−ＷＳ−ＭＳ）の例で説明したが、
ＷＳがない２階層の構或（ＢＳ−ＭＳ）でも可能である
。この場合，第１図の主記憶装置（ＭＳ）７は存在せず
、同図および第４図のＷＳに置きかえて考えればよい。

またＭＳは必ずヒットするので、ＷＡＡ４　１　０にお
いてＶｗは不要で常に１と考え、ＭｗとＷＳＡも不要で
ある。常にヒットなので、ラインリプレースやライン転
送に関する制御も不要である。

（さらに他の実施例） 説明した実施例では、ＢＳにおいて、Ｍａ＝１の時は、
ＢＳにのみデータをストアしＷＳ　（ＬたがってＭＳに
も）にもストアしない，いわゆるストアイン方式を例に
説明したが、ストアの度にＷＳも書き換えるストアスル
一方式でも実施可能である。ＷＳはストアイン方式で制
御するものとすれば、上述の説明中、ＢＡＡのＭＢビッ
トとＷＡＡのＷビットおよびこれらに関連する制御ＢＭ
Ｆ要求や書戻しＷＢの制御が不要となる。命令ユ二れば
ＢＳに書くとともに、ＢＳにあってもなくても，ＷＳへ
の一語書込みを行なうことになる。

以上本発明の共有データの制御方法は、２階層、３階層
のいずれでも、またストアスルー／ストアインのいずれ
でも適用できる。どの方式がすぐれているかは、各記憶
装置の速度とコストの兼ね合いや，プログラムの動作の
性質に依存するが、一般的には、最初の実施例で示した
３階層シングルコピ一方式、ストアインがすぐれている
ことを以下に示す。

（１）２階層と３階層の比較 ２階層と３階層の比較はコストが関係して単純ではなく
、比較した論文も少ない。ここではブロック転送時間の
みの簡単なモデルでの比較を行なう。

先ず使用する記号を定義する。

Ｔ２　＝２階層におけるＭＳからＢＳへのブロック転送
時間 ’ｒ，，：ａ階層におけるＭＳからＷＳへのライン転送
時間とＷＳからＭＳへのブロック 転送時間の和 Ｔ３ｚ：３階層におけるＷＳからＢＳへのブロック転送
時間 ｐ　　：ＷＳのヒット率 システムコスト一定とすると、２階層の場合はＷＳがな
いのでそのコスト分だけＭＳを高速にできる。またＷＳ
はＭＳより高速でなければ意味がないので、次式が或立
する。

Ｔ３，＞Ｔ，＞Ｔ，２ （１） 一方、３階層、２階層各々の実効ブロック転送時間は次
式の左辺と右辺で表わされる。

Ｐ”Ｔ３２＋　　（１−ｐ）’Ｔ３３＞Ｔ２　（２）（
２）式が或立する時、２階層が有利となる。

Ｔ３３＝１とおいて、時間はこれと比で考えると？ｚ　
＜　１　　ｐ　＋　ｐ−Ｔ３■ （３） となる。この関係を第１２図に示す。一般にＴ３ａ　／
　Ｔ３３　＝　１　／　１　，　８〜１／３Ｔ，／Ｔ３
３＝１／１．２〜１／１．５程度であり、この範囲を同
図中に示す。このことから以上検討した簡単なモデルで
は、ＷＳのヒット率が低くかつＴ２が小さい時以外は，
殆どの場合３階層のほうが有利であるといえる。

（２）３階層でのマルチコピ一方式とシングルコピ一方
式の比較 同一レベルのキャッシュ（ＢＳまたはＷＳ）が複数個あ
る時、同一ブロックが複数のキャッシュに存在するのを
許すマルチコピ一方式か、許さないシングルコピ一方式
かの２方式がある。

マルチコピ一方式 そのキャッシュをアクセスするソース（ＩＰまたはＩＰ
群）対応にキャッシュを設けると必然的にこの方式とな
る。キャッシュをソースの近くに設置できる利点はある
が、マルチコピー間のコヒーレンス処理が必要になる。

シングルコピ一方式 キャッシュを上位階層の記憶装置に対応して設ける，１
つのブロックは１つのキャッシュにのみ存在しうるので
、同一レベルでのコヒーレンス処理は不要だがソースか
らの距離が遠くなる可能性がある。

以下でもＢＳは最初の実施例と同様にマルチコビ一方式
を採るものとし、ＷＳについてはマルチコピ一方式とシ
ングルコピ一方式とを強った場合を比べる。

マルチコピ一方式によるシステムのブロック図を第１３
図に示す。

図から分かるように主記憶ＭＳ．、ＭＳ．に対応して記
憶制御Ｓ００、ＳＣ１が設けられ、それぞれの中にある
上位記憶装置間ＷＳいＷＳ１はＭＳ，、ＭＳエのいずれ
に属するブロックを保持可能になっている−　Ｗ　Ｓ　
ａ　．　Ｗ　Ｓ　１は同一のブロックを保持することを
許される。

命令処理装置ＩＰ，〜ＩＰ，は直接ＷＳ０をアクセスし
．ＩＰ４〜ＩＰ，は直接ＷＳｉをアクセス可能になって
い為。

？Ｐ，からのブロック転送要求の処理手順は次の通りで
ある， （１）自ｓｃ　（ｓｃ，）のＷＡＡ．を調べ、ヒットす
れば（確率Ｐ　−　Ｒ　）　、Ｗ　Ｓ　ｏから読む。

（２）ミスヒットなら他ＳＣに送ってＷＡＡエを調べる
。ヒットすれば（確率Ｐ３Ｒ）　、ＷＳエからＷＳ．ヘ
ライン転送した後、ＩＰ，ヘブロック転送する． （３）ｗＡＡ．でもミスヒットなら、制御をＳＣ０に戻
してＭＳからライン転送する。所望のラインがＭＳｏに
あるかＭＳ■にあるかは同じ確率とする。

実効的なブロック転送時間ＴＢＴは次の式で与えられる
。

十 Ｔｓｒ＝　Ｔ＊！Ｔｚｗ＋　（１　　−　　Ｐ．Ｒ）　
　・　［　ｔ　Ａ＋　Ｔ，ｗ＋Ｔユｒ＜−Ｔ３＋　（　
Ｉ　　　　Ｐ　３Ｒ）｛Ｔ．，ｗ＋０．５　　（′ｒ４
−＋−ｒ．））　］（４） ここで各記号の意味は次の通りである。

？のブロック転送時間。

Ｔ一、Ｔ，ｗ，　Ｔ．ｗ　：各々ＷＡＡ．、ＷＡＡいＭ
Ｓを参照する時の待ち時間。

Ｔ３、’ｒ４，’ｒ，：ｗｓエ、ＭＳ．、ＭＳ■からＷ
Ｓ，八のライン転送時間で、Ｔ２ とオーバラップできない時間を表 わす。

ｔ＾　　　　：ＳＣ間でアドレスや制御信号を送る時間
。

シングルコビ一方式のマルチプロセッサシステムを第１
４図に示す。第１３図と異なるのはＷＳ．、ＷＳ，はそ
れぞれＭＳ，，ＭＳ，のブロックのみを保持する。した
がって一つのブロックがＷＳ０、ＷＳエの両方には存在
している。ＩＰ，〜ＩＰ３からのアクセスすべきデータ
のアドレスによりＷＳ１１をアクセスするかＷＳ１をア
クセスするかがＳＣＯにより制御させる。

ＩＰ４〜ＩＰ，からのアクセスについても同様である。

異なるものについて′を付けて表わす。処理手順は次の
様になる。

（１）アドレスによってＳＣ．を読むかＳＣエを読むか
が決まる。その確率はともに０．５である。

（２）ＳＣ，を読む時はＳＣ０を経由してアドレスを送
り、読みだされたブロックをＳＣ０経由で工Ｐ０に送る
。この場合ブロックはＷＳ０には書かれない。

（３）ＷＡＡ．あるいはＷＡＡエでミスヒット（ヒット
する確率Ｐ．Ｒ’　）Ｌた場合は、自己に接続されたＭ
Ｓからライン転送を行なう。

Ｔｓｒ’＝Ｔ２＋Ｔ２ｗ’＋０．５（ｔ＾＋　ｔｓ）＋
ｏ＋ｐ，ｙｔ’）−（’ｒ４ｗ＋’ｒ４）　　（５）こ
こでｔＢは読みだしたブロックを他のＳＣに送る時間で
Ｔ．＋よオーパラソプしない時間を表わす。

マルチコピ一方式では１つのブロックが２つのＷＳに保
有されることがあるので、ＳＣＯＰＹの方がＷＳを有効
に使用し、ヒット率が高くなる。

従って， ｔＡ：＝２．ｔＢ＝４，Ｔ，ｗ−Ｔ３ｗ’＝１Ｐ　，Ｒ
　＋　（１　−　Ｐ　ｚＲ）・Ｐ３ＲＳ　ＰＡＲ’　　
　　（　６　）なる関係がある。ここで、両辺の差をα
と置き、更に Ｔ３ｗ＝Ｔ４ｗ＝ｏ．Ｔ．＝Ｔ４＋ｔ＾＋ｔａとおくと
、 Ｔａｒ−ＴＢｒ’＝＝Ｔ，ｗ−Ｔ，ｗ’　＋（１−Ｐａ
Ｒ）［ｔ＾＋Ｐ３ＲＴ３＋（１−Ｐ３Ｒ） （Ｔ．＋０．５（ｔ＾＋　ｔ　ａ））コ−０．５（ｔ＾
＋ｔｏ）−（１　−　Ｐ，Ｆｌ一Ｐ，Ｒ＋Ｐ，ＲＰ．Ｒ
一α）Ｔ４ ＝Ｔ．ｗ−Ｔ．ｗ’　＋（ｌ　　ＰＡＲ）（ｔ＾十Ｐ３
ＲＴ，＋０．５ＣＰ，ＲＰ３Ｒ−Ｐ２Ｒ　　ＰａＲ）　
（ｔ＾＋ｔａ）＋αＴ４（７） ここで、α＝Ｏと置き，更に時間の単位をマシンサイク
ルとし、実際のシステム側に近い値としこの時、 ＴＢＴ−ＴＢＴ’　　＝３＋（Ｔ，−３）Ｐ３Ｒ−（５
＋ＰＪＲ（Ｔ，−３））Ｐ，Ｒ　　（８）ここで右辺＝
０とおいて変形すると， Ｔ，をパラメタとにしてＰ，ＲとＰ３Ｈの関係を第１５
回す．同図に−Ｐ，ＲとＰ３Ｒの現実的な値の範囲も示
した。この図からＴ３をかなり小さくしない限り，シン
グルコビ一方式が有利な場合が多い。

（３）ストアスルーとストアインの比較以下、シングル
コビ一方式についてこの比較を行う。

Ｂ　ｅｌｌらはミニコンピュータの場合について、スト
アスルーとストアインの両方式の比較を行ゆっでいるが
、超大型計算機の場合は条件が異なる。

Ｂ　ｅｌｌの文献ではＭＳへのストア処理に時間がかか
る方式であるが、超大型機ではＩＰにストア用のバッフ
ァを設け、おいてきぼり制御（ＷＳへのストアが完了し
なくても次の命令処理に進む制御方式）を行なうことに
よりＭＳへのストアア処理時間が表に出ないようにして
いる。

この場合２つの方式で差が生ずるのはストア命令の処理
時間と、読みだしのブロック転送の際のＷＡＡにおける
待ち時間であり、その合計で比較する。

（１）ストアスルー ＰＳ（ＴＳ＋　ｔｓ）＋　　（１−Ｐｘｕ）Ｔｏｗ　　
　（１　０）Ｔｓ：ストア命令の処理時間 ｔｓ　：ストアスルーのために個々のストア命令にかか
るオーバヘッド Ｐｓ　：ストア命令の頻度。

Ｐ１Ｒ：ＢＳのヒット率。

（２）ストアイン Ｐｓ（Ｔｓ十Ｐｘ　ＩＩＴａｒ）十ＰｗａＴａｔ＋（１
−Ｐ，Ｒ）Ｔ．Ｗ　　　　　　　　（１　１）Ｐｘ　：
ストアアドレスがＢＳになく、かつそのブロックがリプ
レースされるま で、読みだしがない確率．この場合、 先ずそのブロックをＢＳにブロック 転送し．しかもそのブロックがよま れないのでストアスルーに比して余 分のブロック転送を行なうことにな る。

Ｐｗａ：コヒーレンス処理などのためにライトバックが
起きる確率。ライトバッ クの処理時間はＴＢＴと同じと仮定す る． （３）両方式の比較 ストアスル一方式において、おいてきぼり制御にし，ス
トアバッファを十分用意すれば、ｔｓ＝０と仮定しても
よい。この時（１０）式と（１１）式の差は次式で表わ
される。

（Ｉ　　　Ｐ　ｉｙｔ）　　（Ｔ２Ｗ　　Ｔ２Ｗ’）（
ＰｓＰｘ＋　Ｐｗａ）Ｔａｒ　　　　　　（　１　２　
）Ｐ．Ｒ：０．９、Ｐｓ＝０．１を仮定する．ＰｘとＰ
ＷＢはデータがないが、少なくともＰｘ−１−ＰエＲは
仮定できる。またライトバックの頻度は１００命令に１
回よりは少ないであろう。この点を考慮してＰｘ−０．
０１と０．０５、Ｐｗｓ＝０．００２と０．０１の組合
せをバラメタとして式（１２）＝Ｏとする関係を第１６
図に示す。

またＴＢＴとＴ，ｗ　−　Ｔ２ｗ’の現実的な値の範囲
も示した。

図の範囲ではストアインの方がやや有利である．さらに
ＩＰの数が増えたときはＴよｗ−Ｔｗ’　が大きくなる
ので一層ストアインが有利となる。

〔発明の効果〕

本発明によれば、主記憶を共有するマルチプロセッサシ
ステムにおいて、複数のプロセッサからアクセスされ、
かつその内の一つ以上は書込みがあるブロックをハード
ウエアで自動的に簡便に検出することができ、また以後
、そのブロックを各プロセッサ内のキャッシュへの取込
みを禁止することによりピンポン現象をなくし、高速な
記憶共有方式を実現できる。

【図面の簡単な説明】

第１図は２台の命令処理装置１、３階層記憶の例におけ
るシステム構成図である。 第２図は、命令処理装置中のバッファ記憶１００とそれ
を管理するバッファ記憶ユニット３の概略ブロック図で
ある。 第３図は、バッファ記憶ユニット中で、Ｂ　．Ｓ１００
とＢＡＡＩＩＯのアクセスや記憶制ｇ４装置とのインタ
フェースを制御するＢＳアクセス制御２００の概略ブロ
ック図である。 第４図は、上位キャッシュの上位記憶装置間ＷＳ４００
とそのアドレスを管理するアドレスアレイＷＡＡ４　１
０およびそれらの制御回路から或るＷＳユニット６の概
略ブロック図である。 第５図はＷＳ４００とＷＡＡ４　１　０のアクセスース
を制御するＷＳアクセス制御５００の概略ブロック図で
ある。 第６図はＢＡＡＩＩＯのフラグの書込み制御を行なうＢ
ＡＡ制御１４０の回路図例である。 第７図はＷＡＡ４　１０のフラグ書込み指令とそのデー
タを出力するＷＡＡ制御４４０の概略ブロック図である
。 第８図はＷＳ４００とＭＳ７の間のライン書込み、ライ
ン転送を制御するライン転送回路５２６の概略ブロック
図である。 第９Ａ図は命令処理装置からの読出し、書込み要求に応
じて，バッファ記憶ユニットで行なうべき動作の概要を
示す図、 第９Ｂ図は、同じくバッファ記憶ユニットで、記憶制御
ユニット４からの応答に対応して行なうべき動作の概要
を示す図である。 第１０図は上位記憶装置間ユニット６において、ＢＳユ
ニットからの要求信号に応じて行なうべき動作の概要を
示す図、 第１１図は、第１０図中でラインリプレースが必要な場
合の動作の概要を示す図である。 第１２図は２階層と３階層の得失を比較する図、第１３
図はマルチコピー沈失騎マルチプロセッサシステムの構
或図、 第１４図はシングルコビ一方式のマルチプロセッサシス
テムの構或図、 第１５図はマルチコピ一方式とシングルコビー方式の性
能比較する図、 第１６図は、ストアスルーとストアインの性能を比較す
る図である。 寥７図 第６図 ３治 ＢＡＡ警゜泪Ｔ 第’ＩＡ図 第 １１ 図 竿 １０ 図 第１２図 ７２／アｊ．？

Claims (1)

1. 【特許請求の範囲】 １、複数のプロセッサで共用される、少くとも主記憶装
   置を含む上位記憶装置と、各プロセッサに専用の、該上
   位記憶装置内の一部のブロックを保持するキャッシュ記
   憶とからなるマルチプロセッサにおいて、 （ａ）あるアクセス要求元のプロセッサに対する第１の
   キャッシュ記憶でキャッシュミス ヒットが検出された場合、（ａ１）アクセス対象のデー
   タを含む第１のブロックが他の少くとも一つのプロセッ
   サに対する第２のキャッシュ記憶に存在し、かつ、（ａ
   ２）該他の一つのプロセッサが該第１のブロックを書き
   かえ済みかもしくは該アクセス要求元のプロセッサが該
   第１のブロックを書きかえるときには、該第１のブロッ
   クを該第１のキャッシュ記憶に該上位記憶装置から取り
   込むのを禁止し、 （ｂ）該要求元プロセッサのために該上位記憶装置をア
   クセスするキャッシュ記憶制御方法。 ２、（ｃ）該第２のキャッシュ内の該第１のブロックを
   無効にし、 （ｄ）以後、いずれかのプロセッサに対するキャッシュ
   記憶に該第１のブロックを該上位記憶装置から取り込む
   のを禁止する第１項のキャッシュ記憶制御方法。 ３、（ｅ）該アクセス要求元のプロセッサが該第１のキ
   ャッシュ記憶に存在するデータを書きかえる場合であっ
   て、他の少なくとも一つのプロセッサに対する該第２の
   キャッシュ記憶に該データを含む第２のブロックが存在
   するときには、該上位記憶装置内のデータを書きかえ後
   のものに変更し、 （ｆ）該第１、第２のキャッシュ記憶内の該第２のブロ
   ックを無効にし、 （ｇ）以後、いずれかのプロセッサに対するキャッシュ
   記憶に該第２のブロックを該上有記憶装置から取り込む
   のを禁止する第１項のキャッシュ記憶制御方法。 ４、いずれかのプロセッサが対応するキャッシュ記憶内
   にあるデータを書きかえる場合であって、他のいずれの
   プロセッサに対するキャッシュにもそのデータを含むブ
   ロックが保持されていないとき、該データの書きかえを
   、該対応するキャッシュ記憶について行うが、該上位記
   憶装置には、該データの書きかえを行なわないように、
   データの書きかえを実行し、 該ステップ（ｂ）において該第２のキャッシュ記憶内の
   該第１のブロックが該第２のキャッシュ記憶に取り込ま
   れてから書きかえ済みであるときは該第２のキャッシュ
   記憶内の該１のブロックを該上位記憶装置に書き戻して
   から、該第２のキャッシュ記憶内の該第１のブロックを
   無効にし、該書き戻された第１のブロック内のデータを
   アクセス要求元のプロセッサのためにアクセスする第１
   項のキャッシュ記憶制御方法。 ５、いずれかのプロセッサが対応するキャッシュ記憶内
   にあるデータを書きかえる場合であって、他のいずれの
   プロセッサに対するキャッシュ記憶にもそのデータを含
   むブロックが保持されていないとき、該対応するキャッ
   シュ記憶および該上位記憶装置内のデータについて書き
   かえを実行し、該ステップ（ｂ）における無効の実行と
   並行して該上位記憶装置内のデータを該要求元プロセッ
   サのためにアクセスする第１項のキャッシュ記憶制御方
   法。 ６、該上位記憶装置は、それぞれのプロセッサにより共
   用されるワーク記憶をそれぞれのキャッシュ記憶と該主
   記憶装置との間に有し、キャッシュ記憶と該上位記憶装
   置間のブロックの転送はキャッシュ記憶と該ワーク記憶
   の間で行い、キャッシュ記憶からの該上位記憶装置内の
   データへのアクセスは該ワーク記憶に対して行う第１項
   から第５項のいずれかのキャッシュ記憶制御方法。 ７、該上位記憶に保持されているブロックの内、少くと
   もいずれかのキャッシュに保持されているブロックの各
   々について、それが該複数のプロセッサのいずれかに対
   して設けられたキャッシュ記憶に読み出しのために用い
   られたか又はそのキャッシュ記憶に書込みのために用い
   られたかを示すフラグを記憶し、いずれかのアクセス要
   求元のプロセッサに対するキャッシュ記憶において、キ
   ャッシュミスヒットが生じたとき、上記フラグの内、ア
   クセス対象のブロックに対して記憶されたフラグの値に
   より該ブロックを該キャッシュ記憶に転送するか否かを
   制御する第１項から第６項の記憶制御方法。 ８、複数のプロセッサと、それらにより共用される、少
   くとも主記憶装置を含む上位記憶装置と、各プロセッサ
   に専用の、該上位記憶装置の一部のブロックをそれぞれ
   保持するキャッシュ記憶とを有するマルチプロセッサシ
   ステムにおいて、該上位記憶に保持されたブロックの内
   、少くとも、いずれかのプロセッサに専用のキャッシュ
   記憶に保持されたブロックの各々について、そのブロッ
   クがデータの書き込みのために使用されたか否かを示す
   第１種のフラグを保持する第１の手段と、いずれかのキ
   ャッシュでキャッシュミスヒットが検出されたとき、ア
   クセス要求の対象のデータが属するブロックについて該
   第１の手段に保持された第１種のフラグの値と、アクセ
   ス要求がデータ書込み要求かあるいはデータ読出し要求
   のいずれであるかにより該ブロックを該キャッシュミス
   ヒットが検出されたキャッシュに転送するか否かを制御
   する第２の手段とを有するキャッシュ記憶制御装置。 ９、該第１の手段は、該第２の手段によりキャッシュへ
   の転送を禁止されたブロックか否かを示す第２種のフラ
   グをさらに保持し、該第２の手段は、該アクセス要求対
   象のデータが属するブロックに対して該第１の手段によ
   り保持された第２種のフラグがそのブロックのキヤッシ
   ュへの転送を禁止することを示すとき、そのブロックの
   キャッシュへの転送を禁止する手段を有する第８項のキ
   ャッシュ記憶制御方法。 １０、複数のプロセッサと、それらにより共用される主
   記憶装置と、該主記憶装置の一部のブロックを保持する
   、該複数のプロセッサで共用されるキャッシュ記憶（ワ
   ーク記憶）と、該ワーク記憶の一部のブロックを保持す
   る、それぞれいずれかのプロセッサで専用される複数の
   キャッシュ記憶（バッファ記憶）とよりなるマルチプロ
   セッサシステムにおいて、いずれかのプロセッサからの
   データの書き込み要求に応答して、該データが属すべき
   該ワーク記憶内のバッファ記憶に書き込まないで、該プ
   ロセッサに対応して設けられたバッファ記憶内の、該ブ
   ロックと同じブロックに該データを書き込む第１の手段
   と、いずれかにバッファ記憶からブロック転送要求に応
   答して要求されたブロックを該主記憶装置に書き戻さな
   いで、該ワーク記憶に転送する第２の手段と、該ワーク
   記憶内の第１のブロックを他の第２のブロックでリプレ
   ースするとき、該第１のブロがいずれかのバッファ記憶
   にあり、かつその内容が書きかえられているとき、該バ
   ッファ記憶内の該第１のブロックを該ワーク記憶に書き
   戻し、書き戻した第１のブロックを該主記憶装置に書き
   戻す第３の手段とよりなるキャッシュ記憶制御装置。 １１、該ワーク記憶は、それぞれ該主記憶装置内の互い
   に異なるブロックを保持する複数のワーク記憶からなる
   第１０項のキャッシュ記憶制御方法。