JPH03250916A - パルス幅変調信号生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、パルス波形が互いに反対で且つ立ち上がり点
と立ち下がり点との間に一定の時間差を有する２種類の
パルス幅変調信号を生成する回路に関するものである。

従来の技術 パルス幅変調を行ったパルス幅変調信号（以下、ＰＷＭ
信号という）を用いて、ＤＣモータやＡ、　Ｃモータ等
の電動モータ、或いはパワートランスなどの作動を制御
することが行われているが、その場合に、パルス波形が
互いに反対の２種類のＰＷＭ信号を用いて、そのＰＷＭ
信号のレベル変化に応じてオン状態とオフ状態とに切り
換えられる一対の被制御素子を互いに反対の状態となる
ように切換え制御することがある。例えば、第５図は３
相ブラシレスＤＣモータ１０（以下、単にＤＣモータ１
０という）の回転速度を制御する制御回路の一例で、ト
ランジスタブリッジ回路１２によってＵ相、■相、Ｗ相
に対する通電状態が切り換えられるようになっているが
、各相の通電状態を切り換える一対のトランジスタはそ
れぞれそのオン状態とオフ状態とが反対となるように、
ＰＷＭ信号生成回路１４から供給されるパルス波形が互
いに反対のＰＷＭ信号によって切換え制御される。

Ｕ相について具体的に説明すると、第６図に示されてい
るように、ＰＷＭ信号信号上レベルの時にトランジスタ
Ｔｒｉは導通状態（オン状態）となる一方、ＰＷＭ信号
信号上してＨ−Ｌレベルが反転させられたＰＷＭ信号信
号Ｘ上の時Ｌレベルであるため、トランジスタＴｒ２は
非導通状態（オフ状ＩＱ）となり、前記ＤＣモータ１０
のＵ相には電源１６からの電流が通電される。また、Ｐ
ＷＭ信号信号上レベルでＰＷＭ信号信号Ｘ上レベルの場
合には、トランジスタＴｒｉが非導通状態でトランジス
タＴｒ２が導通状態となり、このトランジスタＴｒ２を
経てＵ相がアースされることにより前記■相またはＷ相
への通電が許容される。

この例では、上記トランジスタＴｒｉ　　Ｔｒ２が、２
種類のＰＷＭ信号信号上びＸ′によってオンオフが互い
に反対の状態となるように切り換え制御される一対の被
制御素子に相当する。

ところで、トランジスタが導通状態から非導通状態とな
るターンオフ時間は非導通状態から導通状態となるター
ンオン時間よりも一般に長いため、上記ＰＷＭ信号ｘ、
ｘ’のレベル変化に対するトランジスタＴｒｌ、Ｔｒ２
の応答は第７図に示されているよう４こなり、そのオン
−オフ切換え時に瞬間的にトランジスタＴｒｉおよびＴ
ｒ２が共に導通状態となって、スパイク電流を発生する
恐れがあった。このため、このようなターンオン時間と
ターンオフ時間とが相違する一対の被制御素子を切換え
制御する場合には、２種類のＰＷＭ信号相互の立ち上が
り点と立ち下がり点との間に一定の時間差（デッドタイ
ム）τＤを持たせ、上記スパイク電流等の発生を防止す
るようになっている。

なお、上記ターンオン時間およびターンオフ時間は、第
６図においてはフォトカブラからＴｒｉまたはＴｒ２に
至るまでの３個のトランジスタの応容性によって定まる
。

前記ＰＷＭ信号生成回路１４は、上記のようにパルス波
形が反対で且つ立ち上がり点と立ち下がり点との間に一
定の時間差τＤを有する２種類のＰＷＭ信号を生成する
ようになっており、その具体例を第８図に示す。また、
第９図および第１０図は、第８図の回路の各部の信号の
一例を示すタイムチャートである。以下、かかるＰＷＭ
信号生成回路１４について具体的に説明する。

第８図において、速度制御部２０からは予め設定された
指令速度と現在速度との偏差に対応する信号ｒ１が出力
される一方、三角波発生回路２２からは前記ＤＣモータ
１０やトランジスタＴｒｉ。

Ｔｒ２等の特性に応じて予め定められた一定周期で三角
波を発生する信号Ｔ１が出力され、比較器２４において
、信号ｒ１がＴ１よりも高い間だけＨレベルを継続する
パルス信号Ａ１が出力される。

このパルス信号Ａ１は、信号Ｔ１と同じ周期でパルスを
発生するとともに、信号ｒ１に基づいてパルス幅変調さ
れたＰＷＭ信号で、ＤＣモータ１０の速度制御の基本と
なるものである。

上記信号Ａ１は、そのまま排他的論理和機能を有する論
理回路２６に入力されるとともに、抵抗Ｒ１およびコン
デンサＣＩによって定まる時定数だけ遅延させられた信
号Ｂ１として同じ論理回路２６に入力され、その論理回
路２６からは上記信号Ｂ１の立ち上がり、立ち下がり時
の遅延に伴ってパルスを発生するトリガ信号Ｃ１が出力
される。

トリガ信号Ｃ１は単安定マルチバイブレータ２８に入力
され、そのトリガ信号Ｃ１に同期して抵抗ＲＩ［および
コンデンサＣ■によって定まる時定数だけＬレベルを継
続する信号Ｄ１が出力される。

この信号Ｄ１のＬレベルのパルス幅は前記一定の時間差
τＤに対応するもので、その時間差τＤを規定する上記
抵抗ＲＩ［およびコンデンサＣ■の抵抗値や容量は、ト
ランジスタＴｒｉ、Ｔｒ２等から成る被制御素子のター
ンオン時間とターンオフ時間との相違を考慮して定めら
れる。

そして、上記信号Ａ１のＨ−Ｌレベルを反転した信号Ａ
Ｉ’および信号Ｄ１がＡＮＤ回路３０に入力されること
によって信号Ｅ１が得られ、信号Ａ１および信号Ｄ１が
ＡＮＤ回路３２に入力されることによって信号Ｆ１が得
られる。これ等の信号Ｅ１およびＦｌは、Ｈ−Ｌレベル
が互いに反転させられるとともに、立ち上がり点が他方
の信号の立ち下がり点よりも時間差τＤだけ遅延させら
れており、それぞれ前記ＰＷＭ信号ｘ、ｘ’として用い
られる。なお、ＰＷＭ信号信号値ってＵ相への通電時間
を規定する信号Ｅ１のＨレベルのパルス幅は信号Ａ１の
Ｌレベルのパルス幅よりも時間差τＤだけ短くなるため
、信号Ａ１のパルス幅を規定する前記信号ｒ１は、この
信号Ｅ１のＨレベルのパルス幅が所定のパルス幅となる
ように、必要に応じて補正される。

しかしながら、かかるＰＷＭ信号生成回路１４は、三角
波発生回路２２や比較器２４、抵抗Ｒ１゜ＲＩＩ、コン
デンサＣＩ、Ｃ１１などのアナログ素子を用いて構成さ
れているため、温度変化等によってその特性値が変動し
、信号Ｔ１の周期や信号Ａ１、Ｄｌのパルス幅がそれに
伴って変化し、ＰＷＭ信号Ｅｌ、Ｆｌのパルス幅やパル
ス発生タイミングにばらつきが生じてＤＣモータ１０の
回転速度制御の精度を低下させる原因となっていた。

一方、このような問題を回避するために、コンピュータ
制御によりパルス幅変調を行うようにしたＰＷＭ信号生
成回路が近年提案されている。これは、例えば第１１図
に示されているように構成され、その各部の信号は第１
２図に示されているようになる。このＰＷＭ信号生成回
路１４“は３つのクロック発生器３６．３８．４０を備
えており、それぞれ予め定められた一定周期で矩形パル
スを発生するクロック信号Ｔ２．ＣＬＫ、ＤＬＥが出力
される。クロック信号Ｔ２は最終的なＰＷＭ信号信号値
“のパルス発生周期を規定するもので、そのパルス発生
周期ＰＴＩは、前記信号Ｔ１の三角波発生周期と同様に
ＤＣモータ１０やトランジスタＴｒｉ、Ｔｒ２等の特性
に応して例えば５１２μ秒程度に設定される。クロック
信号ＣＬＫは、そのパルス数によってパルス幅変調のパ
ルス幅を定めるもので、パルス幅変調の精度を決定する
ものであり、そのパルス発生周期ＰＴ２は上記クロック
信号Ｔ２のパルス発生周期ＰＴＩよりも充分に短（、例
えば５００ｎ秒程度に設定される。また、クロック信号
ＤＬＥは前記時間差τＤを規定するもので、そのパルス
発生周期ＰＴ３は、前記トランジスタＴｒｉ、Ｔｒ２等
から成る被制御素子のターンオン時間とターンオフ時間
との相違を考慮して、例えば１６μ秒程度に設定される
。

上記クロック信号Ｔ２およびＣＬＫは、それぞれコンピ
ュータシステム４２およびタイマＩＣ４６に供給される
。コンピュータシステム４２にはまた、前記ＤＣモータ
１０から実際の回転速度を表す信号が供給されるように
なっており、予め記憶されたプログラムに従って信号処
理を行うことにより、指令速度と実際の速度との偏差か
らデユーティ比を求めるとともに、そのデユーティ比に
上記クロック信号Ｔ２のパルス発生周期ＰＴＩを掛算す
ることにより、デユーティ比に対応するＰＷＭ信号ｘ、
ｘ’のパルス幅すなわちパルス継続時間を算出し、更に
そのパルス継続時間をクロック信号ＣＬＫのパルス発生
周期ＰＴ２で割算することにより、パルス継続時間に対
応するクロック信号ＣＬＫのパルス数Ｐを算出する。

そして、上記パルス数Ｐを表す制御信号がシステムバス
４４を介してタイマＩＣ４６に供給される。タイマＩＣ
４６は、パルス数Ｐをダウンカウンタに記憶しておき、
前記クロック信号Ｔ２の立ち上がりと同時に出力信号Ａ
２をＬレベルにするとともに、クロック信号ＣＬＫの１
パルス毎にダウンカウンタの内容を１ずつ減らし、ダウ
ンカウンタの内容がＯとなるまで信号Ａ２をＬレベルに
維持する。したがって、この信号Ａ２はクロック信号Ｔ
２のパルス発生周期ＰＴＩでパルスを発生するとともに
、そのＬレベルのパルス幅が、前記コンピュータシステ
ム４２において求められたデユーティ比に応じて、クロ
ック信号ＣＬＫのパルス数に基づいて制御されることと
なる。この信号Ａ２は、前記ＰＷＭ信号生成回路１４に
おける信号Ａ１に対応する。

上記信号Ａ２は遅延発生用ＩＣ４８に入力され、前記ク
ロック信号ＤＬＥの立ち上がり毎にラッチ８カされるこ
とにより、信号ＡＬ２が得られる。

信号ＡＬ２は遅延発生用１ｃ４８に再び入力され、クロ
ック信号ＤＬＥの立ち上がり毎にランチ出力されること
により、信号ＡＭ２が得られる。この信号ＡＭ２は、上
記信号ＡＬ２に対してクロック信号ＤＬＥの１周期分、
例えば１６μ秒程度だけ遅延させられることとなり、両
信号ＡＬ２およびＡＭ２がＮＯＲ回路５０に入力される
ことにより信号Ｅ２が得られ、ＡＮＤ回路５２に入力さ
れることにより信号Ｆ２が得られる。これ等の信号Ｅ２
およびＦ２は、前記信号Ｅ１およびＦｌに相当するもの
で、それぞれ前記ＰＷＭ信号ｘ、ｘ’として用いられる
。

かかるＰＷＭ信号生成回路１４′においてはアナログ素
子が無いため、前記ＰＷＭ信号生成回路１４のような温
度変化等による精度の低下が回避される。

発明が解決しようとする課題 しかしながら、上記コンピュータシステムによるＰＷＭ
信号生成回路においては、ＰＷＭ信号のパルス幅やパル
スの発生タイミングがばらつき、被制御素子の切換え制
御、更にはモータの回転速度制御等の精度が損なわれる
という問題があった。

前記第１．１図および第１２図に記載の従来例について
具体的に説明すると、一定の時間差τＤだけ位相がずれ
たＡＬ２信号およびＡＭ２信号を生成するための前記遅
延発生用ＩＣ４８は、その時間差τＤと同じ周期のクロ
ック信号ＤＬＥに基づいて、そのクロック信号ＤＬＥの
立ち上がり毎に信号Ａ２をラッチ出力して信号ＡＬ２を
生成するため、信号ＡＬ２のパルス幅やパルス発生タイ
ミングが、生成すべきＰＷＭ信号の基本となる信号Ａ２
に対してクロック信号ＤＬＥのパルス発生周期ＰＴ３す
なわち時間差τＤの範囲内でばらつくのである。これに
より、クロック信号ＣＬＫのパルス数に基づいて例えば
５００ｎ秒の分解能で信号Ａ２のパルス幅変調を行った
としても、最終的な信号Ｅ２．Ｆ２のパルス幅やパルス
発生タイミングには、クロック信号ＤＬＥのパルス発生
周期ＰＴ３、すなわち上側では１６μ秒程度の誤差が生
じることとなり、その精度が１／３２に低下してしまう
のである。

本発明は以上の事情を前景として為されたもので、その
目的とするところは、温度変化等の影響が少ない上記コ
ンピュータシステムによるＰＷＭ信号生成回路において
、最終的に得られるＰＷＭ信号のパルス幅やパルス発生
タイミングの精度を向上させることにある。

課題を解決するための手段 かかる目的を達成するために、本発明は、一定周期でパ
ルスを発生するとともにパルス幅変調されたパルス波形
が互いに反対の２種類のＰＷＭ信号を用いて、そのＰＷ
Ｍ信号のレベル変化に応じてオン状態とオフ状態とに切
り換えられる一対の被制御素子を互いに反対の状態とな
るように切換え制御するに際して、その２種類のＰＷＭ
信号相互の立ち上がり点と立ち下がり点との間に一定の
時間差を与えるＰＷＭ信号生成回路であって、（ａ）前
記ＰＷＭ信号のパルス発生周期と同じ周期でパルスを発
生する第１クロック信号を出力する第１クロック発生器
と、（ｂ）前記第１クロック信号のパルス発生周期より
も充分に短い予め定められた一定の周期でパルスを発生
する第２クロック信号を出力する第２クロック発生器と
、（Ｃ）前記ＰＷＭ信号のパルス幅を制御するために、
その制御すべきパルス幅に対応する時間に相当する前記
第２クロック信号のパルス数を求めて、そのパルス数を
表す制御信号を出力するパルス幅制御手段と、（ｄ）前
記第１クロック信号に同期してパルスを発生させるとと
もに、前記制御信号が表すパルス数だけ前記第２クロッ
ク信号のパルス数をカウントすることにより、その第２
クロック信号のパルス数に対応するパルス幅の基準パル
ス信号を出力する基準パルス信号出力手段と、（ｅ）前
記一定の時間差よりも充分に短い一定周期でパルスを発
生するシフト信号に同期して前記基準パルス信号を取り
込み且つ記憶するとともに、その一定の時間差に相当す
る予め定められた前記シフト信号の所定のパルス数分だ
け経過した後出力するシフトレジスタと、げ）前記基準
パルス信号とその基準パルス信号よりも前記一定の時間
差だけ遅延する前記シフトレジスタからの出力信号とを
用いて論理演算することにより、パルス波形が反対で且
つ立ち上がり点と立ち下がり点との間に一定の時間差を
有する２種類のＰＷＭ信号を生成して出力する論理演算
手段とを有することを特徴とする。

ここで、上記シフトレジスタの作動を規定するシフト信
号は、単独のシフト信号発生器から供給されるようにし
ても良いが、前記第２クロック発生器から出力される第
２クロック信号を流用することも可能である。

また、論理演算手段により２種類のＰＷＭ信号を生成す
るに際しては、例えばシフトレジスタからの出力信号を
そのまま一方のＰＷＭ信号として用い、他方のＰＷＭ信
号を論理演算によって生成する場合も含まれる。これは
、上記基準パルス信号よりも一定の時間差だけ遅延する
信号から、更にその一定の時間差だけ遅延する信号をシ
フトレジスタから取り出し、これ等３つの信号から２種
類のＰＷＭ信号を生成する場合などに採用され得る。

また、かかるＰＷＭ信号生成回路は、シフＩ−１／ジス
タからの出力信号と基準パルス信号とを用いて最終的な
ＰＷＭ信号を生成するようになっているが、シフトレジ
スタとして、（ｇ）前記シフト信号に同期して前記基準
パルス信号を取り込み且つ記憶するとともに、前記一定
の時間差に相当する予め定められた前記シフト信号の所
定のパルス数分だけ互いに遅進する複数の信号を、前記
基準パルス信号に対して前記シフト信号のパルス数によ
って定まる一定のタイミングで出力するものを採用する
とともに、論理演算手段として、（ｈ）上記シフトレジ
スタから出力される複数の出力信号を用いて論理演算す
ることにより、パルス波形が反対で且つ立ち上がり点と
立ち下がり点との間に一定の時間差を有する２種類のＰ
ＷＭ信号を生成して出力するものを採用することも可能
である。この場合の論理演算手段は、必ずしも基準パル
ス信号を用いる必要がな（、シフトレジスタから出力さ
れる信号のみを論理演算して２種類のＰＷＭ信号を生成
するようにしても差支えない。

作用および発明の効果 このようなＰＷＭ信号生成回路においては、先ず、第１
クロック発生器から出力される第１クロ・ンク信号と、
第２クロック発生器から出力される第２クロック信号と
、パルス幅制御手段から出力される制御信号とに基づい
て、第１クロック信号に同期してパルスを発生するとと
もに制御信号が表すパルス数に対応するパルス幅の基準
パルス信号が、基準パルス信号出力手段から出力される
。

ここまでは、前記第１１図に示されている従来例と実質
的に同じである。

その後、上記基準パルス信号はシフトレジスタに供給さ
れ、シフト信号のパルス数に基づいて定められる一定の
時間差だけ遅延する信号が生成される。そして、このシ
フトレジスタからの出力信号と基準パルス信号とを用い
て、論理演算手段により、パルス波形が反対で且つ立ち
上がり点と立ち下がり点との間に一定の時間差を有する
２種類のＰＷＭ信号が生成される。

この場合に、上記シフトレジスタからの出力信号の基準
パルス信号に対する遅延時間やパルス幅のばらつきはシ
フト信号のパルス発生周期によって決定されるが、その
シフト信号のパルス発生周期は遅延させるべき一定の時
間差よりも充分に短い周期であるため、上記遅延時間や
パルス幅のばらつきは小さい。これにより、上記一定の
時間差と同じ周期でパルスを発生するクロンク信号を用
いて遅延信号を生成していた従来の場合に比較して、最
終的に得られるＰＷＭ信号のパルス幅やパルス発生タイ
ミングのばらつきも小さくなり、−対の被制御素子が高
い精度で切換え制御されるようになる。

なお、上記シフトレジスタからの出力信号の遅延時間や
パルス幅は、厳密にはシフト信号のパルス発生周期の範
囲内でばらつき、それに伴ってＰＷＭ信号のパルス幅や
パルス発生タイミングも同じ範囲でばらつくが、そのシ
フト信号のパルス発生周期が、基準パルス信号のパルス
幅変調の精度を決定する第２クロック信号のパルス発生
周期と同じであれば、上記遅延時間やパルス幅に対する
精度がパルス幅変調の精度と同じになり、パルス幅変調
の精度が最終的なＰＷＭ信号までそのまま維持される。

このことから判るように、シフト信号のパルス発生周期
は第２クロック信号のパルス発生周期と略同じであるこ
とが望ましい。

一方、シフトレジスタとして、前記シフト信号に同期し
て前記基準パルス信号を取り込み且つ記憶するとともに
、前記一定の時間差に相当する予め定められた前記シフ
ト信号の所定のパルス数分だけ互いに遅進する複数の信
号を、前記基準パルス信号に対して前記シフト信号のパ
ルス数によって定まる一定のタイミングで出力するもの
を用いるとともに、論理演算手段として、上記シフトレ
ジスタから出力される複数の出力信号を用いて論理演算
することにより、パルス波形が反対で且つ立ち上がり点
と立ち下がり点との間に一定の時間差を有する２種類の
ＰＷＭ信号を生成して出力するものを用いた第２発明で
は、シフトレジスタがら出力される複数の信号を用いて
最終的なＰＷＭ信号が生成されるが、その複数の出力信
号の基準パルス信号に対するパルス幅やパルス発生タイ
ミングのばらつきはシフト信号のパルス発生周期によっ
て定まるため、前記第１発明と同様に、ＰＷＭ信号のパ
ルス幅やパルス発生タイミングの精度が向上させられる
。

実施例 以下、本発明の一実施例を図面に基づいて詳細に説明す
る。なお、以下の実施例において前記従来例と共通する
部分には同一の符号を付して詳しい説明を省略する。

第１図は本発明の一実施例であるＰＷＭ信号生成回路６
０を示す回路図であり、第２図は第１図のＰＷＭ信号生
成回路６０の各部の信号の一例を示すタイムチャートで
ある。これ等の図において、クロック発生器３６．３８
、コンピュータシステム４２、およびタイマＩＣ４６は
前記第１１図に記載の従来例と全く同様に構成されてい
るが、タイマＩＣ４６から出力される信号Ａ２およびク
ロック発生器３８から出力されるクロック信号ＣＬＫは
、シフトレジスタ６２に入力されるようになっている。

シフトレジスタ６２は、フリップフロップ等から成る複
数段のレジスタを直列に接続したもので、クロック信号
ＣＬＫに同期して信号Ａ２を取り込んでその内容をレジ
スタに記憶するとともに、そのレジスタの記憶内容を１
つずつ移動させるもので、予め設定されたｎ番目のレジ
スタからその記憶内容を出力するようになっている。

したがって、このシフトレジスタ６２の出力信号ＡＬ３
は、クロック信号ＣＬＫのパルス発生周期ＰＴ２にｎを
掛算した時間だけ信号Ａ２に対して遅延させられる。か
かる信号ＡＬ３の遅延時間は、最終的なＰＷＭ信号ｘ、
ｘ’の立ち上がり点と立ち下がり点との間の一定の時間
差τＤを定めるもので、例えばその時間差τＤが１６μ
秒でパルス発生周期ＰＴ２が５００ｎ秒の場合には、上
記“ｎ”°は３２に設定される。

そして、上記信号Ａ２およびＡｌ１のＨ−Ｌレベルを反
転した信号Ａ２’およびＡＬ３’がそれぞれＮＯＴ回路
６４．６６によって得られ、それ等の信号Ａ２’および
ＡＬ３’からＡＮＤ回路６８によって信号Ｅ３が生成さ
れる一方、信号Ａ２およびＡｌ１からＡＮＤ回路７０に
よって信号Ｆ３が生成される。これ等の信号Ｅ３および
Ｆ３は、Ｈ−Ｌレベルが互いに反転させられるとともに
、立ち上がり点が他方の信号の立ち下がり点よりも時間
差τＤだけ遅延させられており、それぞれ前記第６図の
回路のＰＷＭ信号ｘ、ｘ’として用いられる。

なお、上記Ｎ０７回路６４．６６およびＡＮＤ回路６日
の替わりにＮＯＲ回路を用いて信号Ｅ３を生成すること
もできる。また、ＰＷＭ信号ＸとなってＵ相への通電時
間を規定する信号Ｅ３のＨレベルのパルス幅は信号Ａ２
のＬレベルのパルス幅よりも時間差τＤだけ短くなるた
め、信号Ａ２のパルス幅を規定する前記コンピュータシ
ステム４２のプログラムは、この信号Ｅ３のＨレベルの
パルス幅が所定のパルス幅となるように設定される。

ここで、上記信号ＡＬ３の信号Ａ２に対する遅延時間や
パルス幅のばらつきはクロック信号ＣＬＫのパルス発生
周期ＰＴ２によって決定されるが、そのパルス発生周期
ＰＴ２は遅延させるべき一定の時間差τＤよりも充分に
短い周期（上側では１／３２）であるため、上記遅延時
間やパルス幅のばらつきは小さい。これにより、上記一
定の時間差τＤと同じ周期でパルスを発生するクロック
信号ＤＬＥを用いて遅延信号を生成していた従来の場合
に比較して、最終的に得られるＰＷＭ信号Ｅ３、Ｆ３の
パルス幅やパルス発生タイミングのばらつきも小さくな
り、一対の被制御素子である前記トランジスタＴｒｉ、
Ｔｒ２が高い精度で切換え制御されるようになる。

また、上記信号ＡＬ３の遅延時間やパルス幅は、厳密に
はクロック信号ＣＬＫのパルス発生局ＵＰＴ２の範囲内
でばらつき、それに伴ってＰＷＭ信号Ｅ３．Ｆ３のパル
ス幅やパルス発生タイミングも同じ範囲でばらつくが、
上記クロック信号ＣＬＫは前記タイマＩＣ４６に供給さ
れて信号Ａ２のパルス幅変調を行う基準となる信号で、
上記信号ＡＬ３（７）Ｊｉ［となる信号Ａ２には元々パ
ルス発生周期ＰＴ２の範囲内で誤差が含まれているため
、シフトレジスタ６２による遅延制御によってパルス幅
やパルス発生タイミングなどの精度が損なわれることは
ない。したがって、タイマＩＣ４６によるパルス幅変調
の精度が最終的なＰＷＭ信号Ｅ３、Ｆ３までそのまま維
持されることとなる。

また、上記のようにクロック発生器３８がら出力される
クロック信号ＣＬＫがタイマＩＣ４６およびシフトレジ
スタ６２に供給されるため、シフトレジスタ６２のシフ
トタイミングを規定するシフト信号を発生するクロック
発生器を別個に設ける場合に比較して回路が簡単且つ安
価に構成される。

この実施例では、前記クロック発生器３６．３８がそれ
ぞれ第１クロック発生器、第２クロック発生器に相当し
、それ等のクロック信号Ｔ２．ＣＬＫは第１クロック信
号、第２クロック信号に相当する。クロック信号ＣＬＫ
はシフトレジスタ６２の作動を規定するシフト信号を兼
ねている。また、コンピュータシステム４２．タイマＩ
Ｃ４６は、それぞれパルス幅制御手段、基準パルス信号
出力手段に相当し、前記信号Ａ２は基準パルス信号に相
当する。更に、前記Ｎ０７回路６４．６６およびＡＮＤ
回路６８．７０は論理演算手段に相当する。

次に、本発明の他の実施例を説明する。

第３図のＰＷＭ信号生成回路８０においては、シフトレ
ジスタ７２が、ｎ番目および２ｎ番目のレジスタの記憶
内容を出力するようになっており、ｎ番目のレジスタか
らは前記実施例と同様に信号Ａ２よりも時間差τＤ１換
言すればｎＸＰＴ２だけ遅延する信号ＡＬ３がクロック
信号ＣＬＫに基づいて出力される一方、２ｎ番目のレジ
スタからは信号Ａ２よりも２ｎＸＰＴ２だけ遅延する信
号、すなわち信号ＡＬ３よりも更に時間差τＤだけ遅延
する信号ＡＬ４がクロック信号ＣＬＫに基づいて出力さ
れる。そして、上記信号ＡＬ３のＨ−ＬレベルがＮＯＴ
回路７４により反転させられることによって信号Ｅ４が
得られ、信号Ａ２およびＡｌ１からＡＮＤ回路７０によ
って信号Ｆ４が得られる。これ等の信号Ｅ４およびＦ４
は、Ｈ−Ｌレベルが互いに反転させられるとともに、立
ち上がり点が他方の信号の立ち下がり点よりも時間差τ
Ｄだけ遅延させられており、それぞれ前記ＰＷＭ信号ｘ
、ｘ’として用いられる。第４図は第３図における各部
の信号の一例である。

ここで、上記信号ＡＬ３およびＡｌ１は、何れも信号Ａ
２に対してクロック信号ＣＬＫのパルス数によって定ま
る一定のタイミングだけ遅れて出力されるものであるた
め、そのパルス幅やパルス発生タイミングのばらつきが
小さく、前記実施例と同様な作用効果が得られる。この
実施例では上記Ｎ０７回路７４およびＡＮＤ回路７６が
論理演算手段に相当する。

なお、上記信号Ｅ４のＨレベルのパルス幅は信号Ａ２の
Ｌレベルのパルス幅と同じで、前記第１実施例に比較し
て時間差τＤだけ長くなるが、信号Ａ２のＬレベルのパ
ルス幅が前記実施例よりも時間差τＤだけ短くなるよう
に、信号Ａ２のパルス幅を規定する前記コンピュータシ
ステム４２のプログラムを予め設定しておけば良い。

以上、本発明の一実施例を図面に基づいて詳細に説明し
たが、本発明は他の態様で実施することもできる。

例えば、前記実施例では３相のブラシレスＤＣモータ１
０の回転速度制御を行う際にトランジスタブリッジ回路
１２を切換え制御するＰＷＭ信号ｘ、ｘ’の生成回路に
ついて説明したが、他のＤＣモータやＡＣモータ、或い
はパワートランス等のモータ以外の機器に関する制御回
路や、トランジスタ以外の被制御素子を有する制御回路
にも、本発明は同様に適用され得る。

また、前記実施例ではＰＷＭ信号ｘ、ｘ’の立ち上がり
時にトランジスタＴｒｉ、Ｔｒ２がオン状態とされるが
、立ち下がり時にオン状態となるように構成されても良
い。その場合には、一方のＰＷＭ信号の立ち下がり点を
他方のＰＷＭ信号の立ち上がり点よりも一定の時間差τ
Ｄだけ遅延させるようにすれば良い。なお、ターンオン
時間がターンオフ時間よりも長い被制御素子に対しては
、一対のＰＷＭ信号の立ち上がり点と立ち下がり点との
ずれを上記と逆にしなければならないことは勿論である
。

また、前記実施例ではタイマＩＣ４６に供給されるクロ
ック信号ＣＬＫがシフトレジスタ６２７２のシフト信号
を兼ねていたが、シフト信号を出力するクロック発生器
を別個に設けることも可能である。

また、前記第２実施例では３つの信号Ａ２．Ａｌ１．お
よびＡｌ１からＰＷＭ信号Ｅ４およびＦ４が生成される
ようになっているが、シフトレジスタ７２から出力され
る２つの信号ＡＬ３およびＡｌ１のみに基づいて、第１
実施例と同様にして２種類のＰＷＭ信号を生成すること
もできる。その場合には、信号Ａ２がシフトレジスタ７
２に入力した後信号ＡＬ３が出力されるまでの遅延時間
は、クロック信号ＣＬＫのパルス数によって任意に設定
できる。

また、前記クロック信号Ｔ２．ＣＬＫのパルス発生周期
ＰＴＩ、ＰＴ２はタイマＩＣ４６のクロック応答範囲内
で適宜変更でき、それ等を可変とすることも可能である
。なお、シフトレジスタ６２．７２の設定値“ｎ”およ
び“２ｎ”はパルス発生周期ＰＴ２の変更に伴って変更
する必要がある。

また、前記実施例のコンピュータシステム４２にはクロ
ック信号Ｔ２およびＣＬＫが供給されるようになってい
るが、それ等のパルス発生周期ＰＴｌ、ＰＴ２や周波数
を設定するようにしても良い。

その他−々例示はしないが、本発明は当業者の知識に基
づいて種々の変更、改良を加えた態様で実施することが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例であるパルス幅変調信号生成
回路を示す回路図である。第２図は第１図の生成回路に
おける各部の信号の一例を示すタイムチャートである。 第３図は本発明の他の実施例を示す回路図である。第４
図は第３図の実施例における各部の信号の一例を示すタ
イムチャートである。第５図は第１図のパルス幅変調信
号生成回路が好適に用いられる３相ブラシレスＤＣモー
タの回転速度制御回路の概略を説明する図である。 第６図は第５図の制御回路における通電切換え部分を示
す回路図である。第７図は第６図の回路におけるパルス
幅変調信号とトランジスタのオンオフ切換えとの関係を
示す図である。第８図はアナログ素子を有する従来のパ
ルス幅変調信号生成回路の一例を示す回路図である。第
９図および第１０図は、第８図の生成回路における各部
の信号の一例を示すタイムチャートである。第１１図は
コンピュータシステムによる従来のパルス幅変調信号生
成回路の一例を示す回路図である。第１２図は第１１図
の生成回路における各部の信号の一例を示すタイムチャ
ートである。 ３６：クロック発生器（第１クロック発生器）３８：ク
ロック発生器（第２クロック発生器）４２：コンピュー
タシステム（パルス幅制御手段）４６：タイマＩＣ（基
準パルス信号出力手段）ｓｏ、ｓｏ：パルス幅変調信号
生成回路６２．７２：シフトレジスタ ６４．６６：Ｎ０７回路 ６８．７０：ＡＮＤ回路 ７４：Ｎ０７回路　　　７６：ＡＮＤ回路Ｔｒ　１．Ｔ
ｒ２　：　）ランジスタ（被制御素子）Ｔｌ第１クロッ
ク信号 ＣＬＫ：第２クロック信号（シフト信号）Ａ２：基準パ
ルス信号 Ａｌ１．Ａｌ１　：シフトレジスタの出力信号Ｅ３．Ｆ
３：２種類のパルス幅変調信号Ｅ４．Ｆ４：２種類のパ
ルス幅変調信号τＤ＝一定の時間差

Claims (2)

【特許請求の範囲】
1. （１）一定周期でパルスを発生するとともにパルス幅変
   調されたパルス波形が互いに反対の２種類のパルス幅変
   調信号を用いて、該パルス幅変調信号のレベル変化に応
   じてオン状態とオフ状態とに切り換えられる一対の被制
   御素子を互いに反対の状態となるように切換え制御する
   に際して、該２種類のパルス幅変調信号相互の立ち上が
   り点と立ち下がり点との間に一定の時間差を与えるパル
   ス幅変調信号生成回路であって、 前記パルス幅変調信号のパルス発生周期と同じ周期でパ
   ルスを発生する第１クロック信号を出力する第１クロッ
   ク発生器と、 前記第１クロック信号のパルス発生周期よりも充分に短
   い予め定められた一定の周期でパルスを発生する第２ク
   ロック信号を出力する第２クロック発生器と、 前記パルス幅変調信号のパルス幅を制御するために、そ
   の制御すべきパルス幅に対応する時間に相当する前記第
   ２クロック信号のパルス数を求めて、該パルス数を表す
   制御信号を出力するパルス幅制御手段と、 前記第１クロック信号に同期してパルスを発生させると
   ともに、前記制御信号が表すパルス数だけ前記第２クロ
   ック信号のパルス数をカウントすることにより、該第２
   クロック信号のパルス数に対応するパルス幅の基準パル
   ス信号を出力する基準パルス信号出力手段と、 前記一定の時間差よりも充分に短い一定周期でパルスを
   発生するシフト信号に同期して前記基準パルス信号を取
   り込み且つ記憶するとともに、該一定の時間差に相当す
   る予め定められた前記シフト信号の所定のパルス数分だ
   け経過した後出力するシフトレジスタと、 前記基準パルス信号と該基準パルス信号よりも前記一定
   の時間差だけ遅延する前記シフトレジスタからの出力信
   号とを用いて論理演算することにより、パルス波形が反
   対で且つ立ち上がり点と立ち下がり点との間に一定の時
   間差を有する２種類のパルス幅変調信号を生成して出力
   する論理演算手段と を有することを特徴とするパルス幅変調信号生成回路。
2. （２）請求項（１）に記載のパルス幅変調信号生成回路
   において、前記シフトレジスタを、前記シフト信号に同
   期して前記基準パルス信号を取り込み且つ記憶するとと
   もに、前記一定の時間差に相当する予め定められた前記
   シフト信号の所定のパルス数分だけ互いに遅進する複数
   の信号を、前記基準パルス信号に対して前記シフト信号
   のパルス数によって定まる一定のタイミングで出力する
   ものとし、且つ、前記論理演算手段を、前記シフトレジ
   スタから出力される複数の出力信号を用いて論理演算す
   ることにより、パルス波形が反対で且つ立ち上がり点と
   立ち下がり点との間に一定の時間差を有する２種類のパ
   ルス幅変調信号を生成して出力するものとしたことを特
   徴とするパルス幅変調信号生成回路。