JPH03248229A - 命令及びアドレス制御回路 - Google Patents

命令及びアドレス制御回路

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JPH03248229A
JPH03248229A JP2276125A JP27612590A JPH03248229A JP H03248229 A JPH03248229 A JP H03248229A JP 2276125 A JP2276125 A JP 2276125A JP 27612590 A JP27612590 A JP 27612590A JP H03248229 A JPH03248229 A JP H03248229A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、広くは、単一命令多重データプロセッサに関
し、より詳しくは、明瞭度改善形テレビジａ　ン（Ｉｍ
ｐｒｏｖｅｄ　Ｄｅｆｉｎｉｔｉｏｎ　Ｔｅ１ｅｖｉｓ
ｉｏｎ、　ｌ０ＴＶ）のようなデジタル信号処理に特別
な用途を見出すことができる、処理エレメントの一次元
配列を備えたプロセッサに関する。また、本発明は、プ
ロセッサ、テレビジョン、ビデオンステム及び他のシス
テムの改善、及びこれらの装置の作動方法及び制御方法
の改善に関するものである。
従来の技術 データ信号を高速かつ正確にリアルタイム処理すること
は、汎用のデジタル信号処理、民生用電子機器、工業用
電子機器、図形及び画像処理、計装、医療用電子機器、
軍事用電子機器、及び他人間での通信及び自動車用電子
機器への適用に望まれており、幾つかの広い技術領域を
命名している。
一般に、ビデオ（映像）信号のリアルタイム画像処理の
ようなビデオ信号処理を行う場合には、短い時間間隔で
多量のデータ操作及びデータ処理を行う必要がある。書
物ｒＥＩｅｃｔｒｏｎｉｃ　Ｄｅｓｉｇｎ　Ｊ（１９８
４年１０月３１日付発行、２０７〜２１８頁）及びｒＢ
ｌｅｃｔｒｏｎｉｃ　Ｄｅｓｉｇｎ　４社の幾つかの出
版物（１９８４年１１月１５日付発行、２８９〜３００
頁、１９８４年１１月２９日付発行、２５７〜２６６頁
、１９８４年１２月１３日付発行、２１７〜２２６頁、
及び１９８５年１月１０日付発行、３４９〜３５６頁）
において、Ｄａｖｉｓその他らは、画像処理について議
論している。
ビデオ信号の処理には、当該ビデオ信号の垂直及び水平
同期信号と同期した、データ及びアドレス制御信号を発
生できる制御装置（コントローラ）が必要である。本発
明は、特にこのような制御装置と共に使用するのに適し
た命令ジェネレータを開示するものである。
発明の要約 簡単に説明すると、本発明は、その一実施例においては
次のように構成されている。すなわち、アドレス可能な
メモリロケーションに記憶された制御命令及びアドレス
命令を備えた命令プログラムメモリと、該命令プログラ
ムメモリ及び制御回路の入力に接続されていて、受けた
作動モード信号に応答して前記アドレス可能なメモリロ
ケーションにアドレスするプログラムカウンタとを有し
ており、前記命令プログラムメモリが、前記アドレスさ
れた制御命令及びアドレス命令を、前記プロセッサエレ
メントの入力に書込むようになっており、前記命令プロ
グラムメモリの出力に接続されていて、前記命令プログ
ラムメモリからの制御命令に応答して、前記アドレスさ
れた制御命令をラッチしかつ再供給すべく作動する分岐
回路を備えている制御回路と、前記命令プログラムメモ
リの出力に接続されておりかつ前記制御命令が再供給さ
れている間に前記アドレス命令を連続的に増大させるカ
ウント分岐回路を備えているアドレス命令制御回路とを
更に有している。
ましい　　例の詳細な説明 以下、本発明の好ましい実施例について図面を参照しな
がら説明を行う、い（つかの図を通じて使用している類
似した参照符号は類似しているかあるいは相当する部分
を示している。
好ましい実施例のＳＶＰ　（同期ベクトル・プロセッサ
）は改良定義テレビジョン（ＩＤＴＶ）、拡張定義テレ
ビジョン（ＨＤＴＶ）システムで用いられる３−Ｄアル
ゴリズムをリアルタイムで実行することのできる汎用マ
スク・プログラマブル単命令・多重データ・縮小命令セ
ット計算（ＳＩＬＩＤ−ＲＩＳＩＩ：ｌ装置である０本
発明のＳＶＰは好ましい実施例ではビデオ信号を処理す
るものとして開示するが、ＳＶＰのハードウェアは、特
別のフィルタや機能をアーキテクチャに含むことがない
ので、多くの異なった用途においても同様に作動する。
−１１３的には、ＳＶＰは多数の入力データを並列に処
理しようとしているいかなる状況でも使用できる。
代表的な用途、たとえば、ビデオ信号処理では、入力層
と出力層がデータ・ソース（たとλば、ビデオカメラ、
ＶＣＲ、レシーバなど）データ・シンク（たとえば、マ
スク・デイスプレィ）と同期して作動する。同時に、計
算層が、パケットのすべての要素（普通は、ＶＥＣＴＯ
Ｒと呼ばれるが、テレビ／ビデオ環境では、単一の水平
方向表示線を含むすべてのサンプル）に対して同時にプ
ログラマブル機能を適用することによって所望の変換を
行う、こうして、ＳＶＰは同期ベクトル処理に対してア
ーキテクチャ的に簡素化される。
第１図において、テレビまたはビデオのシステム１００
が同期ベクトル・プロセッサ装置１０２を包含する。シ
ステム１００はマスク走査式のＣＲＴ　１０４も包含し
、これは普通のテレビ受信機で用いられているような標
準のアナログ・ビデオ回路１０８からアナログ・ビデオ
信号を入力部１０６で受は取る。アンテナ１１０からの
ビデオ信号は、チューナを含むＲＦ、ＩＦステージ１１
２、ＩＦストリップおよび同期セパレータ回路を介して
通常の方法で増幅、濾波、ヘテロゲイン操作され、ライ
ン１１４のところにアナログ複合または成分ビデオ信号
を発生する０周波数変調した（ＦＭ）オーディオ成分の
検出が別個に行われるが、これ以上ここでは説明しない
、水平同期、垂直同期およびカラー・バーストがコント
ローラ１２８によって用いられて５ＶＰ１０２にタイミ
ングを与えるが、ＳｖＰのデータ経路の部分ではない。
ライン１１４のアナログ・ビデオ信号はアナログ・ディ
ジタル変換器１１６によってディジタル変換される。デ
ィジタル化されたビデオ信号は、ライン１１８のところ
で、同期ベクトル・プロセッサ１０２に入力される。
プロセッサ１０２はライン１１８に存在するディジタル
・ビデオ信号を処理し、ライン１７０に処理済みのディ
ジタル信号を送る。この処理済みのビデオ信号は、次い
で、ディジタル・アナログ変換器１２４によってアナロ
グ変換されてから・ライン１２６を経て標準のアナログ
・ビデオ回路１０８に送られる。配録された信号その他
の標準でない信号のソース、たとえば、ビデオ・テープ
・レコーダ１３４からアナログ・ディジタル変換器１１
６にビデオ信号を与えても良い。
ＶＣＲ信号はライン１３６に送られ、チューナ１１２を
バイパスする。プロセッサ１０２は１つのフィールド・
メモリ１２０に１つ（またはそれ以上）のビデオ・フレ
ームを格納することができる。このフィールド・メモリ
は、図示例では、Ｔｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ
のＭｏｄｅｌ　７ＭＳ４Ｃ１０６０フイールド・メモリ
装置である。フィールド・メモリ１２０はコントローラ
１２８からライン１３８゜１４０を通して制御と刻時を
受ける。
ライン１１４のビデオ信号入力は、たとえば、１４．３
２ＭＨｚ　（カラー・サブキャリヤ周波数、３．５８Ｍ
Ｈｚの４倍）のサンプリング率でアナログ・ディジタル
変換器１１６によって８ビツトのディジタル化ビデオ・
データに変換される。５ＶＰ１０２には全部で４０本の
入力ラインが通じている。先に述べたように、ディジタ
ル化ビデオ信号にはそのうちの８本が用いられる。他の
入力ラインはフレーム・メモリ出力部、別のテレビソー
スなどのための入力部として用いられる。ディジタル・
アナログ変換器１２４は１４．３２ＭＨｚの率で８ビツ
ト・プロセッサ出力をアナログに変換するように改造す
ることもできる。残りの出力ラインは他の信号のために
用いることができる。あるいは、ディジタル・アナログ
変換器１１６．１２４は成る特定の目的のために所望に
応じて異なったサンプリング率で作動しても良い。
プロセッサ１０２はコントローラ１２８によって制御さ
れる。コントローラ１２８はプロセッサ１０２ヘライン
１３０を通して２４のマイクロコード制御ビットと１４
のアドレス・ビットを与える。比較的遅い速度の場合、
コントローラ１２８は適当な標準のマイクロプロセッサ
あるいはマイクロコントローラ装置、たとえば、市販さ
れているＴｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔｓの１４ｏ
ｄｅｌ　、ＴＭＳ３７０ＣＯ５０である。もっと速い速
度では、より高速のコントローラがＲＡＭあるいはＲＯ
Ｍにソフトウェア・コードを記憶しているか、あるいは
、ステートマシンまたはシーケンサが用いられる。コン
トローラ１２８はプロセッサ１０２と同じ半導体チップ
に設けられており、特に、それがアドレス・カウンタを
組み合わせたＲＯＭ内に格納されたコードのみを含んで
いるときには、第１図のユニット１３２を形成する。マ
イクロ命令が、−回のサイクルの範囲内で、７つの基本
ゲーティング・ＡＬＵ機能の操作を制御できる。ＰＥの
すべては同じ命令、すなわち、アーキテクチャ指定Ｓｉ
ｎｇｌｅＩｎｓｔｒｕｃｔｉｏｎ　Ｍｕｌｔｉｐｌｅ　
Ｄａｔａ　（ＳＩＭＤＩで制御される。
第２図の好ましい実施例では、ＳＶＰ装置１０２は１０
２４個の１ビツト処理要素１０３（ＰＥ）を有する一次
元アレイを包含する。
個々のプロセッサ要素１５０が第３図に示しである。各
プロセッサ要素１０５は、４０ｘ　Ｉに編成された４０
ビツト・データ入力レジスタ（ＤＩＲ）１５４と、１２
８Ｘ１に編成された第１の１２８ビツト・レジスタ・フ
ァイル（ＲＦＯ）１５８と、ｆ’ｆ＝Ｍｆ＃　レジスタ
Ａ、Ｂ。
Ｃ，Ｍ２Ｏ３と、１２８ｘｌに編成された第２の１２８
ビツト・レジスタ・ファイル（ＲＦＩ）１６６と、２４
×１に編成された２４ビツト・データ出力レジスタ（Ｄ
ＯＲ）１６８とを包含する。第３図に示すプロセッサ１
０２は、さらに、ＤＩＲ／ＲＦＯレジスタ１５４／１５
８、作業用レジスタＡ、Ｅ％Ｃ，Ｍ１６２、算術論理ユ
ニット１６４の間でのデータの読み出し、書き込みを制
御する第１の読み出し／書き込み回路１５６を包含する
。第２の読み出し／書き込み回路１６７が設けてあって
、ＤＯＲ／ＲＦＩレジスタ１６６／１６８、作業用レジ
スタＡ％Ｂ、Ｃ１Ｍ１６２、算術論理ユニット１６４０
間でのデータの読み出し、書き込みを制御する。
ＰＥ内のデータの流れは３つの、すべて同時に作動する
層またはパイプライン・ステップ（すなわち、入力、出
力、計算）にパイプライン化される。入力層では、デー
タ入力レジスタ（ＤＩＲ）が１パケツトのデータをワー
ド逐次的に獲得あるいは蓄積する。計算層では、プログ
ラムされた動作がワードあたりプロセッサを経て既に獲
得されたパケットのすべての要素について同時に実施さ
れる。出力層は、また別のパケットをデータ出力レジス
タ（ＤＯＲ）から出力ビンへ、ここでも再び、ワード逐
次的に転送する。
計算層パイプラインの各位相内で、多数のサイクル／命
令が必要な動作を実施する。入力・出力層、すなわち、
入力・出力バイブライン・ステップは１サイクルあたり
１つのデータワードを蓄積するが、データのパケット全
体を転送するのに多重サイクルを用いることによってＩ
１０ビン要件を最小限に抑えている。■パケットあたり
のデータワード数は、プロセッサ要素アレイのサイズに
対して各用途あるいはシステム主題毎にハードウェアあ
るいはソフトウェアで定められる。たとえば、この好ま
しい実施例では、１０２４である。
計算層または計算パイプライン・ステップは多重サイク
ルを用いてデータを処理する。各データに割り当てられ
たＡＬＵ、データ経路は１ビツト幅である、したがって
、多ビット・ワードについての機能は多重サイクルにお
いて計算され得る。
ＤＩＲ１５４は、入力１５１にイネーブル信号が与えら
れたときに、ライン１１８からディジタル化ビデオ信号
をロードする。このイネーブル信号は１−ｏｆ−１０２
４コミユテータ、シーケンサまたはリング・カウンタ１
４８に送られる。コミュテータ１４８は、ライン１１８
に標準のビデオ信号が存在するとき、水平ブランキング
期間の終わりにトリガ操作されて始動し、アナログ・デ
ィジタル変換器１１６のサンプリング率（周波数）と同
期した１０２４回までのサイクル中（１４，３２ｋｌＨ
ｚｌ継続する。同様に、ＤＯＲ１６８は、入力部１７２
にイネーブル信号を与えられたときに、処理済みのビデ
オ信号をライン１７０に与える。このイネーブル信号は
別の１−ｏｆ−１０２４コミユテタ、シーケンサまたは
リング・カウンタ１７４から受は取られる。コミュテー
タ１７４は水平ブランキング期間の終わりにトリガ操作
されて始動し、アナログ・ディジタル変換器１２４のサ
ンプリング率と同期した１０２４サイクルにわたって＃
！続する。
各ＰＥはそれに最も近い４つの隣接のＰＥ（左に２つ、
右に２つ）と直接連絡している。２つのＰＦの各々が独
立したアドレス指定・読み出し一修飾一瞥き込みサイク
ルを行って、２つの異なったＲＦ位置を読み出し、デー
タを算術論理ユニット（ＡＬＵ）によって処理し、その
結果を一回だけのクロック・サイクルでレジスタ・ファ
イルＲＦＯまたはＲＦ１位置の１つに書き戻すことがで
きる。
外部ラインが第３図のプロセッサ・アレイにおけるプロ
セッサ要素、ＰＥ１５０、のすべてに共通に接続しであ
る。これらのラインは後に詳しく説明するが、ここで簡
単に説明しておくと、４０本のデータ入力ライン１１８
．７本のＤＩＲ／ＲＦＯライン１３１．２４本のマスク
制御ライン１３０、クロック・リセット信号ライン１４
２．１４４．２本のテスト・ライン１４６．７本のＤＯ
Ｒ／ＲＦＩアドレス・ライン１３３．２４本のデータ出
力ライン１７０および１本の１ビツト大域出力１７８（
Ｇｏ）ラインを含む。
友ユＺユ】 ＳｖＰの■／○システムはデータ入力レジスタ１５４（
ＤＩＲ）と、データ出力レジスタ１６８　（ＤＯＲ）と
を包含する。ＤＩＲＤＯＲは、順次に、デュアルポート
式メモリにアドレス指定され、高速シフト・レジスタと
して作動する。ＤＩＲ，ＤＯＲは、共に、好ましい実施
例では、ダイナミックメモリである。
Ｄ　Ｉ　Ｒ、Ｄ　ＯＲカーＭ的す場合１．＝ＰＥ１５０
＋ｍＰＥ１５０＋ｍ同、データがＤＯＲ／ＲＦＩとＰＥ
１５０間で転送される前に成る種の同期が行われなけれ
ばならない。これは、通常は、ビデオ用途では水平ブラ
ンキング期間中に生じる。成る用途では、ＤＩＲＤＯＲ
およびＰＥは同期して作動し得るが、いずれにしても、
レジスタのうちの一方のレジスタの両方のぼおとに同時
に読み出し、あるいは、書き込みを同時に行うのは勧め
られない。
データ　力レジスタ 再び第２図を参照して、プロセッサ１０２のＤＩＲは４
０９６０ビツトのデュアルポート式ダイナミックメモリ
である。１つのボート１１９は１０２４個の４０ビツト
のワードとして編成され、機能的には、１０２４ワード
・ライン・メモリの書き込みボートをエミュレートする
。第４図はＤＩＲ書き込みのためのタイミング図である
。
４０個のデータ入力部１１８（ＤＩＩ〜ＤＩ３９１がタ
イミング信号、書き込みイネーブル１９０（ＷＥ）リセ
ット書き込み１９２　（Ｒ３ＴＷ旧および書き込みクロ
ック１９４　ｆｓＷｃＫｌと一緒に用いられる。
ＷＥ１９０は書き込み機能と、アドレス・ポインタ１４
８（コミュテータ）増分機能の両方を５ＷＣＫ１９４と
同期して制御する。高レベルのとき、Ｒ３ＴＷＨ１９２
ラインはアドレス・ポインタ１４８を５ＷＣＫの次の立
ち上がり縁で１０２４ワード・バッファにおける最初の
ワードにリセットする。５ＷＣＫ　ｌ　９４は連続クロ
ック入力部である。最初の２回のクロック遅延の後、デ
ータ１９８の１つの４０ビツト・ワードが５ＷＣＫ　１
９４の各引き続（立ち上がり縁で書き込まれる。
データ・ワードＯ＝　Ｎを書き込もうとしている場合、
ＷＥは５ＷＣＫのＮ＋４の立ち上がり縁について高レベ
ルに留まる。アドレス・ポインタ１４８は、原則として
、１−Ｏｆ−１０２４、・シーケンサまたはリング・カ
ウンタを包含し、これは、水平ブランキング期間の終わ
りでトリガ操作されて始動し、アナログ・ディジタル変
換器１１６のサンプリング周波数で同期した１０２４サ
イクルにわたって動作を継続する。入力コミュレータ１
４８は水平走査速度の１０２４倍以上で刻時される゛。
出力コミュレータ１７４は、必ずしもではないが、入力
部と同じ率で刻時され得る。
ここで、説明の目的で、プロセッサ１０２が１０２４個
のプロセッサ要素を持つものとして述べたが、これ以外
の数のプロセッサ要素を持っていても良いことは了解さ
れたい。実際の数は使用されるテレビジョン信号伝送基
準、すなわち、ＮＴＳＣ，ＰＡＬ、　５ＥＣＡλ１ある
いは非テレビジョン用途における機能の所望システムに
関係する。
データ入力レジスタ１５４の第２ボート１２１は１０２
４ビツトからなる４０個のワードとして編成される。各
ビットは１つのプロセッサ要素１５０に対応する。ボー
ト１２１は、物理的には、ＲＦＯの絶対アドレス・スベ
ーすであり、そこにマツピングされる。したがって、Ｄ
ＩＲｌＲＦＯは互いに排他的な回路となる。アッセンブ
ラ・コードの所与のアッセンブリ言語について一方がオ
谷ランドによってアドレス指定されたとき、他方はアド
レス指定されることがない。両方に対する基準を含むア
ッセンブリ言語ラインはアッセンブリ時にエラーを発生
することになる。
これについては後にもっと詳しく説明する。
ＤＩＲ１５４はＤＯＲ１６８から独立して作動する。し
たがって、それ自身のアドレス・ライン１３１とそれ自
身の制御ライン１３５のい（つかを持っている。ＤＩＲ
１５４の正しい機能は多くのライン（すなわち、Ｃ２１
，Ｃ８、Ｃ２、ＣＩ、Ｃｏ）、ＷＲＭ２３４の内容によ
って、そして、アドレスＲＦＯＡ６〜ＲＦＯＡＯ（第５
図参照）によって決定される。制御ラインＣ２＝１はＤ
ＩＲ１５４を選定する。７つのアドレス・ラインＲＦＯ
Ａ６〜ＲＦＯＡＯは読み出しあるいは書き込みを行うべ
き１−ｏｆ−４０ビツトを選定し、ＣＩ、ＧＯは書き込
みソース（ＣＯ，ＣＩが読み出ししない事項について）
を選定する。ラインＣ１，ＣＯの成る組み合わせでは、
ＤＩＲ１５４についての書き込みソースはＣ２１，Ｃ８
の状態ならびに作業用レジスタＭ２３４の内容に依存す
る。これらはプロセッサ１０２の融通性を高め得るＭ依
存命令と呼ばれる命令を構成する。表１はＤＩＲ１５４
についての制御ライン機能を示している。
表 ＲＦＯ退定 ここで、ｒｍＪは（ＲＦＯＡ６、ＲＦＯＡ５１．、、　
ＲＦＯＡＯＩの二進コンビネーションであり、Ｏ＜　＝
　ｍ　＜　＝　３９の範囲にある。
範囲４０＜　＝ｍ＜　＝　１２７は予約される。
第５図のプロセッサ要素論理図はＲＦＯ１５８およびＤ
ＩＲ１５４の相互連絡を示している。
Ｃ２１，ＣＢ、Ｃ２、ＣＩ　　ＣｏおよびＲＦＯＡ６〜
ＲＦＯＡＯは１０２４のＰＥすべてに共通の制御／アド
レス・ラインである。信号Ｃ２８０およびＭ２Ｂ５は、
それぞれ、ＷＲＣ２４８、ＷＲＭ２３４からのものであ
る。
３Ｍ２６２はＡＬＵ２６０からのものである。
Ｒ３２２，２Ｒ３２４、Ｌ３１０．２Ｌ３１２はこのＰ
Ｅの４つの最も近いものからの信号である。４０個のＤ
ＩＲワードはコピーライテッド・キー・ニーモニックス
を用いる命令によって読み出しあるいは書き込みされる
。すなわち、ＩＮＦ　（ｍ）（ここで、Ｏ≦ｍ≦３９）
またはＸＸ　ＩＮＰｆｍ）　　（ここで、ＸＸはＮｅａ
ｒ−ｎｅｉｇｈｂｏｒオプションである）。
ハードウェアをより効率よくするために、同じアドレス
・ラインおよび同じハードウェアのかなりの部分をＤＩ
Ｒ１５４とＤＲＯ１５８の間で共有する。
以下の表２のメモリ・マツプは８ビツト・アドレスを必
要とする。このアドレスは下位ビットとしてＭＳＢ、ア
ドレス・ラインＲＦＯＡ６〜ＲＦＯＡＯ，！ＩＩ：しテ
ノ制御ラインＣ２（ＲＦＯＡ７）からなる。Ｃ２は、Ｄ
ＩＲ１５４対ＲＦＯ１５８の選定が命令二一モニックに
内在するので、ア ドレスと考えなれない。
表 ＤＩＲ／ＲＦＯメモリ７ツブ： ｈ（ま１６ 進数な示す データ出力レジスタ ここで再び第３図を参照して、ＤＯＲ１６８は２４５７
６　ビットのデュアルポート式ダイナミックメモリであ
る。１つのボート１６９はそれぞれ２４ビツトの１０２
４個のワードとして編成され、１０２４ワード・ライン
・メモリの読み出しボートを機能的にエミュレートする
。データ出力部（ＤＯＯ−ＤＯ２３）１７０は第６図の
読み出しイネーブル（ＲＥ）、　　リセット読み出しく
Ｒ３ＴＲＨ）および逐次読み出しクロック（ＳＲＣＫ）
の信号と一緒に用いられる。
Ｓ　ＲＣＫ、　４９６は連続クロック入力である。
ＲＥ４９０は、５ＲＣＫ４９６と同期して、読み出し機
能とアドレス・ポインタ増分機能の両方を使用可能にし
たり、不能にしたりする。高レベルの場合、Ｒ３ＴＲＨ
４９４は５ＲＣＫ４９６の次の立ち上がり縁４９８で１
０２４ワード・バッファの最初のワードに対してアドレ
ス・ポインタ（コミュテータ）をリセットする。最初の
２つのクロック遅延の後、データのうちの１つの２４ビ
ツト・ワードが５ＲＣＫのその後の立ち上がり緑色にそ
の後のアクセス時間で出力される。
データ・ワードＯ−Ｎを読み出そうとしている場合には
、ＲＥは５ＲＣＫのＮ＋３個の立ち上がり縁について高
レベルに留まらなければならない。
ＤＩＲ１５４について上述したように、アドレス・ポイ
ンタ１７４も同様に１−ｏｆ−１０２４コミユテタまた
はリング・カウンタを包含し得る。
データ出力レジスタ１６８の第２ボート１６７はそれぞ
れ１０２４ビツトの２４個のワードとして編成される。
各ビットは１つのプロセッサ要素１５０に対応す゛る。
ＤＯＲ１６８のボート１６７は、物理的にＲＦ１１６６
の絶対アドレス・スペースの一部であり、そこにマツピ
ングされている。したがって、ＤＯＲ１６８およびＲＦ
ｌ１６６は相互に排他的な回路である。一方が所与のア
ッセンブリ・ラインを介してオペランドによってアドレ
ス指定されると、他方はアドレス指定され得ない。これ
ら両方に対する基準を含むアッセンブリ・ラインはアッ
センブリ時エラを発生することになる。これについては
後にもっと詳しく説明する。
ＤＯＲ１６８はＤＩＲ１５４から独立して作動する。し
たがって、それはそれ自体のアドレス・ライン１３３と
それ自体の制御ライン１３７のうちのいくつかを有する
。ＤＯＲ１６８の正しい機能は多くのライン（Ｃ２１，
Ｃ５、Ｃ４、Ｃ３）、ＷＲＭ２３４の内容およびアドレ
スＲＦＩＡ６〜ＲＦＩＡＯによっつで決定される（第５
図参照）　制御ラインＣ３＝１はＤＯＲ１６８を選定す
る。７本のアドレス・ライン１３３は読み出したり書き
込んだりしようとしている１−ｏｆ−２４ビットを選定
し、Ｃ４、Ｃ３は書き込みソースを選定する。制御ライ
ンＣ４、Ｃ３の成るコンビネーションの場合、書き込み
ソースＤＯＲ１６８はＣ２１の状態ならびに作業用レジ
スタＭ２３４の内容に依存する。これらはプロセッサ１
０２の融通性を高めるＭ依存命令と呼ばれる命令を形成
する。表３はＤＯＲ１６ｇについての制御ライン１３０
の機能を示す。
表　　３ ２１ ５ ４ ３ １（■ＲＭＩ ＤＯＲについての動作 ここで、ｒｑＪは（ＲＦＩＡ６、ＲＦＩＡ５・・ＲＦＩ
ＡＣ））の二進コンビネーションであり。
０＜＝ｑ＜＝２３の範囲にある。
範囲２４＜：ｑ＜＝１２７は予約されている。
第５図の論理図はＲＦＩとＤＯＲの相互接続状態の詳細
を示している。Ｃ２１、Ｃ５、Ｃ４、Ｃ３およびＲＦＩ
Ａ６〜ＲＦＩＡＯは１０２４個すべてのＰＥに共通の制
御／アドレス／データ・ラインである。信号Ｃ２８０お
よびＭ　２５０は、それぞれ、ＷＲＣ２４８、ＷＲＭ２
３４からのものである。ＳＭ２６２およびＣＹ２６４は
ＡＬＵ２６０からのものである。
ハードウェアをより効率よくするために、同じアドレス
・ライン１３３と同じハードウェアのかなりの部分がＤ
ＯＲ１６８、ＲＦＩ　１６６の間で共有されている。
以下の表４のメモリ・マツプは８ビツト・アドレスを必
要とする。このアドレスは、下位ビットとして、ＭＳＢ
、アドレス・ラインＲＦＩＡ６〜ＲＦＩＡＯ（１３３）
として制御ラインＣ５（ＲＦＩＡ７）で構成されている
。Ｃ５は、ＤＯＲ１６８対ＲＦｌ１１６６の選定が命令
１モニツクにビット０５分だけ内在しているため、アド
レスとは考えられない。
表 ＤＯＲ／ＲＦＩメモリマツプ：　ｈは　１６進数を示す
ＰＥレジスタ・ファイル 第３図において、各ＰＥ１５０は２つのレジスター７フ
イル、ＲＦＯ１５８ｇよびＲＦ１１６６を含む。各ＲＦ
はＰＥ１５０あたり２５６ビツトの全体に対して読み出
し／書き込みメモリの１ビツト分の１２８個のワードか
らなる。
プロセッサ・アレイ１０５には２つのアドレス指定構填
があり、ＲＦＯ１５８に対する１つの１３１は１０２４
個すべてのＰＥをカバーし。
ＲＦ１１６６に対する１つの１３３は１０２４個すべて
のＰＥをカバーする。両レジスタ・ファイルは独立した
アドレス、セレクタ、命令のラインが組み合わせである
が、同じ制御器１３０およびタイミング１４２回路を共
有している。このことは、両レジスタ・ファイルが同時
にデータを読み出し、電気的効率のために、互いに独立
して書き込みを行う。
ＲＦＯ１５８およびＲＦ１１６６は読み出し専用であっ
ても、あるいは、０２４８あるいはＭ２３４レジスタを
含むいくつかのソースから書き込むか、もしくは、ＡＬ
Ｕ２６０の５Ｍ２６２出力によって直接書き込みを行っ
ても良い。また、Ｍ依存命令は、状態的には、ＡＬＵ２
６０から直接かあるいは近接のもの１６０からＣＹ２６
４出力のようなデータ・ソースを許す。
以下の表５のｒＸＪは左隣の３１０または右隣の３２２
を表わし、「ｘ２」はＷＲＭ２３４における値に依存し
て２番目の左隣の３１２または２番目の右隣の３２４を
表わしている。他のデータは、ＲＦを最初にこれらの場
所のうちの１つに通すことによって書き込まれ得る。
以下の表５は各レジスタ・ファイルについてのありそう
な書き込みデータ・ソースを示す。
表　　５ 上述したように、レジスタ・ファイルＲＦＯおよびＲＦ
Ｉは独立してアドレス指定でき、したがって、１ビツト
の乗算・蓄積作業を一回だけのプロセッサ・サイクルで
実施できる。すなわち、以下の算術式が一回のクロック
・サイクルで各ＰＥによって求められ得る。
Ｒ１ｆｐｌ　’　・（ＲＯ（ｎｌ　”Ｍｌ　＋　Ｒ１（
ｐｌここで、 Ｍ＝ＷＲＭ　（作業用レジスタＭ）に含まれる値、ＲＯ
（ｎ）　＝アドレスｎでのＲＦＯに含まれる値、 Ｒ１（ｎ）＝アドレスｎでのＲＦＩに含まれる値、 Ｒ１（ｐ）’　＝アドレスｎでのＲＦＩに書き戻される
べき値 である。
好ましい実施例において、レジスタ・ファイル、データ
入力レジスタおよびデータ出力レジスタは読み出し専用
ダイナミックメモリであり、運転中のプログラムによっ
て暗黙のうちにリフレッシュされない限り周期的にリフ
レッシュされる。
多くの用途（たとえば、ディジタルテレビ）では、プロ
グラムは、ソフトウェアループがリフレッシュ期間より
も頻繁に繰り返される場合には、ＲＦをリフレッシュ状
態に保つことになる。
これはプログラムによって使用されている任意の記憶場
所をリフレッシュ状態に保ち、一方、使用済みのビット
を未リフレッシュ状態に留めておくことができる。また
、成るプログラムでは、リフレッシュ期間内で当該記憶
場所のすべてを読み出すだけで、両ＲＦを確実にリフレ
ッシュすることができる。
レジスタ・ファイルＯＲＦＯ ＲＦＯ１５８はＲＦ１１６６から独立して作動する。し
たがって、それはそれ自体のアドレス・ライン１３１と
それ自体の制御ラインのうちのいくつかを有する。ＲＦ
Ｏ１５８の正しい機能は多くのライン（Ｃ２１、Ｃ８、
ｃｌ、Ｃｏ）ＷＲＭ２３４の内容およびアドレスＲＦＩ
Ａ６〜ＲＦＩＡＯによっつで決定される（第５図参照）
、制御ライン４４８　　Ｃ２＝０はＲＦＯ１５８を選定
する。７本のアドレス・ライン１３１は読み出したり書
き込んだりしようとしている１−ｏｆ−１２８ビツトを
選定し、Ｃ１、ｃｏは書き込みソースを選定する。制御
ラインｃ１、ｃｏの成るコンビネーションの場合、書き
込みソースＲＦＯ１５８はＣ２１およびＣ８の状態なら
びに作業用レジスタＭ２３４の内容に依存する。これら
はプロセッサ１０２の融通性を高めるＭ依存命令と呼ば
れる命令を形成する。表６はレジスタ・ファイル０１５
８についての制御ライン機能を示す。
表　　６ ２１ ８ ２ １ ＣＤ　Ｉ　ｆＷＲＭ） ＤＯＩ’ｌ仁りいての動作 ここで、ｒｎ４は（ＲＦＯＡ６、ＲＦＯＡ５−・ＲＦＯ
ＡＯ＋の二進コンビネーションであり、０＜＝ｎ＜＝　
１２７の範囲にある。
第５図の論理図はＲＦＯ１５８とＤＩＲ１５４の相互接
続状態の詳細を示している。Ｃ２１、Ｃ８、Ｃ２、Ｃ１
、ＣＯおよびＲＦＯＡ６〜ＲＦＯＡＯは１０２４個すべ
てのＰＨに共通の制御／アドレス・ラインである。信号
Ｃ２８０およびＭ２Ｂ５は、それぞれ、ＷＲＣ２４８、
ＷＲＭ２３４からのものである。５Ｍ２６２はＡＬＵ２
６０からのものである。Ｒ３２２，２Ｒ３２４、Ｌ３１
０および２Ｌ３１２はこのＰＥに辰も近い４つのものか
らの信号である。
ハードウェアをより効率よくするために、同じアドレス
・ライン１３１と同じハードウェアのかなりの部分がＤ
ＩＲ１５４、ＲＦＯ１５８の間で共有されている。表２
のメモリ・マツプは８ビツト・アドレスを必要とする。
このアドレスは、ＭＳＢとして制御ラインＣ２で構成さ
れている。
アドレス・ラインＲＦＯＡ６〜ＲＦＯＡＯはより下位の
ビットである。Ｃ２は、ＤＩＲ対ＲＦＯの選定が命令二
一モニックに内在しているため、アドレスとは考えられ
ない。他のレジスタはメモリ・スペースにマツピングさ
れており、表２のメモリ・マツプ内のすべての未定義メ
モリ・スペースは予約されている。
レジスタ・ファイルｌ　　ＲＦＩ ＲＦ１１６６はＲＦＯ１５８から独立して作動する。し
たがって、それはそれ自体のアドレス・ライン１３３と
それ自体の制御ラインのうちのい（つかを有する。ＲＦ
１１６６の正しい機能は多くのライン（Ｃ２１、Ｃ５、
Ｃ４、Ｃ３）ＷＲＭ２３４の内容およびアドレスＲＦＩ
Ａ６〜ＲＦＩＡＯ（１３３）によっつで決定される。制
御ラインＣ３＝０はＲＦＩを選定する。７本のアドレス
・ライン１３３は読み出したり書き込んだりしようとし
ている１−ｏｆ−１２８ビツトを選定し、Ｃ４、Ｃ３は
古き込みソースを選定する。制御ラインＣ４、Ｃ３の成
るコンビネーションの場合、書き込みソースはＣ２１の
状態ならびに作業用レジスタＭ２３４の内容に依存する
。これらはプロセッサの融通性を高めるＭ依存命令と呼
ばれる命令を形成する。表８はレジスタ・ファイル１に
ついての制御ライン機能を示す。
表 ここで、ｒｐＪは（ＲＦＩＡ６、ＲＦＩＡ５・・ＲＦ　
Ｉ　ＡＯ）の二進コンビネーションであり、０＜＝ｐ＜
＝１２７の範囲にある。
第５図の論理図はＲＦ１１６６とＤＯＲｌ　６８の相互
接続状態の詳細を示している。Ｃ２１、Ｃ５、Ｃ４、Ｃ
３およびＲＦＩＡ６〜ＲＦＩＡＯは１０２４個すべての
ＰＥに共通の制御／アドレス・ラインである。信号Ｃ２
８０およびＭ２Ｂ５は、それぞれ、ＷＲＣ２４８、ＷＲ
Ｍ２３４からのものである＠５Ｍ２６２およびＣＹ２６
４はＡＬＬ１２６０からのものである。
ハードウェアをより効率よくするために、同じアドレス
・ライン１３３と同じハードウェアのかなりの部分がＤ
ＯＲ１６８、ＲＦ１１６６の間で共有されている。表４
のメモリ・マツプは８ビツト・アドレスを必要とする。
このアドレスは、ＭＳＢとして制御ラインＣ５で構成さ
れている。
アドレス・ラインＲＦＩＡ６〜ＲＦＩＡＯはより下位の
ビットである。Ｃ５は、ＤＯＲ対ＲＦＩの選定が命令二
一モニックに内在しているため、アドレスとは考えられ
ない。他のレジスタはメモリ・スペースにマツピングさ
れており、表４のメモリ・マツプ内のすべての未定義メ
モリ・スペースは予約されている。
読み　し　雪き゛み回路 第３図において、ブロック１５６．１６９．すなわち、
ラベル付きの読み出し／書き込み回路は１つまたはそれ
以上のセンスアンプを包含する。
第７図は１ｘ１２８に構成された１２８ビツトのダイナ
ミック・ランダムアクセス・メモリからなるＲＦＯを示
している。実際には、ＲＦＯデータ・メモ１月５８およ
びＤＩＲ入力レジスタ１５４が同じｌ　ｘ　１６８ＤＲ
ＡＭけたの部分となっているが、ＤＩＲ非選定ば、それ
が入力部ＤＩＯ−３９から並列に４０ビツトで書き込ま
れるという点でＲＦＯ１５８と異なる。同様の配列がＤ
ＯＲ／ＲＦＩについても存在する。しかしながら、ＤＯ
Ｒには２４個（ＤＯＯ−２３）のみの並列出力ラインが
設けられる。成る実施例において、１つのプロセッサ要
素１５０あたり２つのセンスアンプがある。ＤＩＲ／Ｒ
ＦＯについて１つの１５６があり、ＤＯＲ／ＲＦＩにつ
いては他の１６７がある。各センスアンプはデータ・レ
ジスタ１５４または１６８、あるいは、レジスタ・ファ
イル１５８または１６６のアドレス指定された部分に対
してデータの読み出し、書き込みを行う。検出されたデ
ータは、レジスタ、マルチプレクサ５０８（第７図）お
よびメモリ・バンクＤＩＲ／ＲＦＯ，ＤＯＲ／ＲＦＩの
間で、工１０ライン５００．５０２．５０４．５０６を
経てやりとりされる。ＤＲＡＭけたの１ｘ１２８メモリ
ＲＦＯ１５Ｂ部分においてアドレス指定される特定のビ
ットは１０２４個すべてのプロセッサ要素１５０によっ
て共有される１２８本のワード・ライン１６０によって
選ばれる。コントローラ１２８は１−ｏｆ−６４アドレ
ス選定のために６つのアドレス・ビット１３１ＡをＤＩ
Ｒ非選定へ与える。（７番目のビットは、ＤＩＲ選定に
ついてはｒ＝ＯＪ、ＤＩＲ非選定については「＝１」と
いうように復号される。）そして、コントローラ１２８
は１−ｏｆ−１２８アドレス選定については７つのアド
レス・ビット１３１ＢをＲＦＯ１５８に与える。同じア
ドレス選定は１０２４個すべてのプロセッサ要素１５０
のＲＦＯまたはＤＩＲに行われる。同様にして、ＲＦＩ
と呼ばれる第２の１ビツト幅のダイナミック・メモリ１
６６がプロセッサ１０２の出力側で用いられ、再び、１
−ｏｆ−１２８アドレス選定について７個のアドレス・
ビット１３３Ａを受は取る。入力コミュテータ１４８は
水平走査速度の１０２４倍以上で刻時され、その結果、
入力レジスタ１５４の１０２４個すべてが水平走査期間
中にロードされ得る。出力コミュテータ１７４は入力と
同じ速度で刻時され得るが、必ずしもその通りでなくて
も良い。
コミュテータ１４８からのポインタ入力１５１は１セッ
ト４０個の入力トランジスタ５１６を駆動するように示
してあり、これらのトランジスタは４０本のデータ・ラ
イン１１８（並列入力部ＤＩＯ−ＤＩ３９からの）をダ
イナミック・メモリ・セル５１８に接続する。これらの
セルはデュアルポートであり、ワード・ライン５２６に
よってアドレス指定されたとき、アクセス・トランジス
タ５２０およびセンスアンプ１５６に接続された折り返
しビット・ライン５２２．５２４を介して書き込み、読
み出しされる。この１６８ビツト・ダイナミック・ラン
ダムアクセス（ＤＲＡＭ）けたのＤＩＲ部分については
ワード・ライン５２６のうちの４０本が、ＲＦＯ部分に
ついてはワード・ライン１６０のうちの１２８本が設け
である。
先に述べたように、ＤＩＲは２トランジスタ・デュアル
ポート・セルである。読み出しおよび書き込みは各ボー
ト毎に実施され得る。ＤＩＲは高速ダイナミック・シフ
ト・レジスタとして作動する。デュアルポートの特徴は
、ＤＩＲの内外へのデータの同期通信を可能とすること
にある。ダイナミック・セルを用いることによって、シ
フト・レジスタ・レイアウトはかなり縮小される。ダイ
ナミック・セルを用い得るが、これはセル動作にとって
は必須ではない。
データ出力レジスタは３トランジスタ・デュアルポート
・ゲインセルを利用する。たいていの用途において、読
み出し、書き込みはボート１６７のところで可能である
が、読み出しのみは第２ボートで実施される。ＤＯＲ１
６８は、高速ダイナミック・シフト・レジスタとしても
作動する。ＤＯＲは、ゲイン・トランジスタ回路と共に
、記憶された電荷を破壊することなくコンデンサ５１９
の読み出しをを許す。作動にあたって、セル５１９の論
理「１」がトラン、ジスタ１６４０のＩ　Ｖ　Ｔより大
きい場合、セレクト・ライン１７２がオンとなったとき
、ライン１６４２は、最終的に、論理「０」、すなわち
、Ｏボルトに引かれることになる。セル５１９の電荷が
ＩＶアより低い（すなわち、論理「０」または低レベル
）場合、ライン１６４２の電荷は予充電値に留まること
になる。トランジスタ１６４２はセル読み出しセレクト
・トランジスタである。２４本すべてのデータ出力ライ
ン５６０がトランジスタ１６４２によって同時に検知さ
れる（すなわち、トランジスタ１６４２がプロセッサ要
素セルを選ぶ）。図示のように、ノード１６５０は絶縁
されている。この接続は他のプロセッサ要素セルを読み
出しているときに発生するノイズによるセル内データの
喪失の可能性を減らす。各１２８セル部は信号を検知す
べく出力ラインにコンパレータ１６３４を有する。基準
電圧がコンパレータ入出力部１６３６に印加される。
トランジスタ１６３０のソース１６３８は■。。に接続
しである。しかしながら、これは必須要件ではなく、ソ
ース１６３８を別の電圧レベルに接続しても良い。
第８ａ図〜第８ｄ図はＤＯＲ回路のいくつかのラインお
よびノードでの電圧レベルを示している。
第９図は別のＤＯＲセルを示している。
先に述べたように、ビデオ用途のためのＰＥ１５０の好
ましい実施例では、４０ビット幅の入力データパス１１
８と２４ビット幅の出力データバス１７０とを利用する
。これらのバス幅は、８ｆｓｃ　（３５ｎｓ）の高い刻
時速度と組み合わせで、１０２４ＤＩＲ１５４またはＤ
ＯＲ１６８についてのバス幅全体が刻時期間全体にわた
ってパワーアップされなければならない場合には、パス
ライン上のパワードレンおよびノイズを大きくすること
になる。しかしながら、個々のＤＩＲ（またはＤＯＲ）
のみが刻時期間の任意特定の部分で読み出されたり、書
き込まれたりするため、書き込まれつつあるＤＩＲ１６
８のみ、あるいは、任意所与の時刻に書き込まれつつあ
るＤＩＲを含むＤＩＲシリアル・アレイの一部のみをパ
ワーアップすることができる。
第１０図は５ＶＰ１２０人カバスライン１１８パワード
レン、ノイズ低減制御回路５８０を示している。この回
路５８０はＤＩＲ１５４書き込み中に５ｖＰＩＯ２のノ
イズおよびパワー要求を低減する。説明のために、１０
２４ｘ４０ＤＩＲアレイ１５４は８つのセグメントまた
は部分５８６ａ−ｈにセグメント化され、各セグメント
が１２８個のＰＥ１５０を含む。データは、対応する制
御ユニット６０２の制御の下に作動しているコミュテー
タ１４８の１セグメントによって各１２８ＤＩＲセグメ
ント５８６の記憶場所に刻時される。制御ユニット１　
　（６０２ａ）はライン１１８上の入力ビデオ・データ
信号の水平走査速度と同期するように調時されたクロッ
ク入力６０８の１セグメントを有する。８つの制御ユニ
ット６０２の各々はリセット信号６１０を受は取るよう
に接続しである。リセット信号は、最初の制御ユニット
６０２ａをして残りのユニット６０２ｂ−ｈをパワーア
ップ、パワーダウンさせる。制御ユニット６０２の出力
信号はコミュテータ５８８が上述したように作動可能と
するコミュテータ・イネーブル信号１５１を含む。個々
の制御ユニット６０２の出力信号は、現在作動している
セクションへのデータ信号書き込みが完了間近であると
きに次の隣接の制御ユニットをパワーアップするパワー
アップ出力信号６０６も含む。たとえば、ライン１１８
からＤＩＲセクション５８６ａへのデータ読み出しがひ
とたび完了間近となったならば、次の隣接の制御ユニッ
ト６０２ｂがそのコミュテータ・セグメント５８８ｂを
使用可能とし、データの書き込みの準備を整える。ひと
たびセグメント６０２ｂがコミュテータ・セクション５
８８ｂを使用可能としたならば、ライン６０４ａ上の信
号が先の制御ユニット６０２ａをパワーダウンする。こ
れはこの制御ユニット６０２ａがセグメント５８６ａへ
の書き込み完了データを持っているからである。このパ
ワーアップ／パワーダウン制御シーケンスは、１０２４
個すべてのＤＩＲがロードされてしまうまで各セクショ
ン毎に繰り返される。このようにして、書き込まれつつ
あるＤＩＲのグループについてのコミュテータのみがク
ロック・サイクルの一部でパワーアップされる。先に述
べた５ＶＰ１０２の作動に従って、ビデオ・データ信号
走査線水平ブランキング期間中、すべてのセクション５
８６ａ−ｈのＤＩＲデータはＲＦＯに刻時され、一方、
コントローラ・リセット信号が活性化され、新しい走査
線が入力の準備を整える。
次に第１１図を参照して、第１０図に示すパワードレン
・ノイズ低減制御回路５８０の好ましい実施例の論理ブ
ロック図がここにより詳しく示しである。第１１図にお
いて、制御回路５８０はフリップフロップ６１４．６２
０．６２２を含むサブ回路を含むものとして示しである
。
作動にあたって、入力部６１０でのリセット信号がフリ
ップフロップ６１４．６２０ａのＳ入力部すなわちセッ
ト入力部をトリガする。同じリセット信号６１０がフリ
ップフロップ６２０ｂ−６２０ｇへのクリヤ入力部をト
リガし、フリップフロップ６２２へのリセット入力部を
トリガする。フリップフロップ６２０ａのセット入力部
がトリガされると、そのＱ入力部が付勢されてドライバ
６２８°を便用可能にする。ドライバ６２８が使用可能
とされると、それらの入力部のクロック信号がコミステ
ーク５８８ａ入力部に与えられる。作動のためのコミュ
テータ５８８ａのパワーアップはフリップフロップ６．
１４のＱ出力信号の高レベルで開始する。コミュテータ
・イネーブル信号１５１はライン１１８上に存在するビ
デオ・データ信号の最初の４０ビツトの、第１のＤＩＲ
記憶場所への読み出しをトリガする。
クロック信号６０８は、先に述べたような入力ビデオ信
号速度と調時されたコミュテータ５８８をトリガする。
同じクロック信号が同時にすべてのクロック入力部６０
８に与えられる。しかしながら、ドライバ６０８ｂ−６
０８ｈが不能とされているので、それらの対応するコミ
ュテータ５８８ｂ−５８８ｈも付勢されない。次いで、
コミュテータ５８８ａは第１セグメントのＤＩＲ記憶場
所０−１２７に対応する各信号ライン１５１゜〜１５１
１□、を使用可能とする。信号ライン１５１　、ａｔが
ＤＩＲ１２７について使用可能とされると、イネーブル
信号がフリップフロップ６２０ｂのセット入力部にも与
えられ、また、ライン６０６を経てパワーアップ・コミ
ュテータ５８８ｂへ与えられる。フリップフロップ６２
０ｂのセット入力部またはＱ入力部はドライバ６０８ｂ
を付勢し、クロッキング信号をコミュテータ５８８ｂに
送り、コミュテータ５８８ｂに関して説明したような作
動を行わせる。信号ライン１５１　、、、がコミュテー
タ５８８ｂによって付勢されると、信号がパワーダウン
・コミュテータに通じるライン６０４を経てフリップフ
ロップ６２０ａのリセット入力部に送られてドライバ６
２８ａを消勢する。ドライバ６２８ａの消勢はデータの
４０ビツトがＤＩＲ１２７に入力された後に行われる。
パワーアップ・パワーダウン・シーケンスは、すべての
コミュテータ５８８ａ−５８８ｈがＤＩＥＩ記憶場所０
−１０２３をロードするように作動してしまうまで継続
する。フリップフロップ６２２は、コミュテータ５８８
ｈの動作が完了した後にリセット信号６１０によってリ
セットされる。
次いで、制御回路５８０が書き込まれつつある回路部分
をパワーアップするだけでパワードレンを低減する。こ
れは、また、データ・ラインに存在する可能性のあった
ノイズを低減するのにも役立つ。
第１２図はプロセッサ１０２のＤＯＲ１６８すなわち８
カ側で使用するためのパワー・ノイズ低減回路を示す。
第１２図の回路は第１１図の回路と同様に作動する。Ｄ
ＩＲおよびＤＯＲを８つのセクションに分解することは
ほんの説明のためだけである。チップ・レイアウトに応
じて、３２またはそれ以上のセクションを持っていても
良い。
加えて、コミュテータは別の実施例では制御ユニットの
一部である。コミュテータ・セグメント５８８は個別の
コミュテータとして作用する単一のコミュテータの部分
であり得るし、あるいは、複数の個別のコミュテータが
あっても良い。
′　、　ア“　Ｉｌ巾 テレビは多くの信号ソースを持つ、これらの信号ソース
は２つのタイプに分類できる。すなわち、標準タイプと
非標準タイプである。標準信号はディジタル回路にとっ
ては理想的であり、非標準信号はディジタル・テレビジ
ョン・システムにとっては多くの問題を提起する。標準
信号の一例は、カラー・バースト周波数、水平同期期間
、垂直同期期間およびこれら３つの間の位相関係がすべ
てほとんど定数であるテレビ・ステーションである。Ｖ
ＣＲは非標準信号ソースの良い例である。このホームＶ
ＣＲは、水平同期パルスとクロマ・バーストの間の精密
な関係が記録／再生プロセス中に失われ、テープ・ジッ
タの導入が引き続くフィールド間のタイミング関係を壊
すために、このように分類、される。
ビデオ・データ信号がライン１１８を通して５ＶＰ１０
２に連続的に送られるが、アレイ・データ入力レジスタ
１０９は一度に１本だけのビデオ走査線を保持する。先
に説明したように、水平ブランキング期間中、データの
現在保持されている走査線ＲＦＯレジスタ・ファイルに
シフトされて入力レジスタを新しいデータ走査線に対し
て自由にする。次のブランキング期間および走査線時間
中、レジスタ・ファイルＲＦＯおよびＲＦＩに先に保持
されているデータはＰＨによって処理される。レジスタ
・ファイル・データは近接の通信ネットワークを経て他
のプロセッサ要素へも転送され得る。−船釣には実施さ
れないが、ＤＩＲまたはＤＯＲのデータはプロセッサ要
素で直接処理しても良い。この事象シーケンスは、入力
信号にぼおず（水平ブランキング期間）が存在しない非
標準信号用途では望ましいことではない。このような用
途の一例として、入力信号がＶＣＲ出力である場合があ
る。この場合、プロセッサ要素成分間で（たとえば、Ｄ
ＩＲ対ＲＦＯおよびＲＦＩ対ＤＯＲ）信号を停止させた
り、データを転送したりする時間がない。この問題を解
決すべく、第１３図に示すＳＶＰアーキテクチャを使用
できる。第１３図において、１０２４個のデータ入力レ
ジスタ１５４は複数のセグメントに分割される。この例
において、ＤＩＲは２つのセグメント、左６５０、右６
５２に分割される。ここで、所望に応じてもっと多くの
セグメントがあっても良いことは了解されたい。各セグ
メント６５０，６５２は全プロセッサ要素の半分（５１
２）を包含する。説明を容易にするために、左側から１
つだけプロセッサ要素を、右側から１つのプロセッサ要
素を示す。
作動にあたって、ライン１１８上のデータ信号はセグメ
ント６５０のＤＩＲに転送され、一方、セグメント６５
内に先に格納されていたデータはレジスタ・ファイル６
５６へ同時に転送される。
ＤＩＲセグメント６５２からのデータがレジスタ・ファ
イル６５６へ転送された後、セグメント６５０ＤＩＲは
それらのデータをレジスタ・ファイル６５４へ転送し、
セグメントＤＩＲ６５２は新しいデータをロードする。
このようにして、レジスタ・ファイルへシフトされる前
にりプロセッサのＤＩＲの半分だけが満たされているだ
けで良い。
セグメント選定および動作を制御する制御回路６８８の
例も第１３図に示しである。制御回路６５８はＤＩＲセ
レクト・トランジスタ、たとえば、左半分にはトランジ
スタ６７０．６７２、右半分にはトランジスタ６７４．
６７６を包含する。セレクト・トランジスタ６７０はＤ
ＩＲとプロセッサ要素センスアンプ６７８の間に接続し
たソースとドレンを有する。トランジスタ６７０のゲー
トはＡＮＤゲート６８２の出力部に接続しである。ＡＮ
Ｄゲート６８２の入力リード線６９２はＸＦＥＲＬＥＦ
ＴまたはＸＦＥＲＩＧＨＴ信号を受は取る。入力リード
線６９０はマイクロコード制御ビットＣ２を受は取る。
Ｃ２＝１の場合、ＤＩＲが選定され、Ｃ２＝０の場合、
ＲＦＯが選択される。
トランジスタ６７２が、同様に、ＤＩＲ６５０とセンス
アンプ６７８の間に接続しである。同様に、セグメント
６５２のトランジスタ６７４．６７６が接続しである。
各セグメント制御回路の各ＤＩＲも２つのトランジスタ
のネットワークを包含しており、このネットワークは作
動中に所望に応じてセンスアンプを既知状態にする。左
半分のＤＩＲにはトランジスタ６６２．６６４、右半分
のＤＩＲにはトランジスタ６６６．６６８がある。
トランジスタ６６２はトランジスタ６７０のソースに接
続したソースと、接地したドレンを有する。同様に、ト
ランジスタ６６４のソースはトランジスタ６７２のソー
スに接続しである。しかしながら、トランジスタ６６４
のドレンは■。０に接続しである。トランジスタ６６２
．６６４のゲートはＡＮＤゲート６８４の出力部に接続
しである。ＡＮＤゲート６８４は２つの入力部を有する
。入力部６８８はインバータ６８６の出力部に接続して
あり、このインバータの入力部はＸＦＥＲＬＥＦＴ／　
ＸＦＥＲＩＧＨＴ信号に接続する。ＡＮＤゲート６８４
の入力部６９０は制御ビットＣ２に接続しである。
ＡＮＤゲート６８４からの制御出力はセグメント半分６
５０から６５２へクロス結合してあり、出力が左側のト
ランジスタ６６２．６６４と右側のトランジスタ６７４
．６７６を制御するようになっている。ＡＮＤゲート６
８２の出力は、同様に、プロセッサ１０２の左半分と右
半分の間にクロス結合しである。左側で、ゲート６８２
出力はトランジスタ６７０，６７２を制御する。右側で
、ゲート６８２はトランジスタ６６６゜６６８を制御す
る。
作動にあたって、ＸＦＥＲＬＥＦＴ、　Ｃ２信号の高レ
ベルはＡＮＤゲート６８４から低レベル信号出力を、Ａ
ＮＤゲート６８２から高レベル信号出力を生じさせる。
これはＲＦＯへの転送のために左側ＤＩＲの内容を選択
し、ローディングのため番こ右側ＤＩＲを付勢する。Ｃ
２が１である間にリード線６９２上にある低レベル信号
またはＸＦＥＲＲＩＧＨＴ信号はローディングのために
左側ＤＩＲを選択し、ＲＦＯへのデータの転送のために
右側ＤＩＲを選択する。このシーケンスは繰り返されて
、ＤＩＲ走査がピストン状の要領で交互にデータを絶え
ず受信、送信する。
完全走査線がＤＩＲにロードされ、レジスタ・ファイル
に転送された後、プロセッサ１０２によって実行された
ソフトウェア・プログラムが転送されてきた偶数アドレ
ス・データをゼロで論理和演算し、のデータを回復する
。転送されてきた奇数アドレス・データは１で論理積演
算されてオリジナルのデータを回復する。これが第１４
図に示しである。データ・ライン１１８から受は取られ
たデータが回復された後、先に述べたように２セグメン
ト処理が開始し得る。
第１５図は当初に転送されたデータを回復するための別
の手段を示す。偶数、奇数のアドレスを個別に回復する
代わりに、第１３図のトランジスタ６６４．６６８のド
レンをアースに結合し、奇数、偶数のアドレスを等しく
処理することができる。これは次のように生じる。最初
の半分を入カニ　ｆＸＦＥＲＬＥＦＴ＝１１；　Ｍ＝１
．　Ａ＝ＩＮＦ（ｊ）、　Ｂ＝０．　Ｃ・０．　Ｒ１（
ｎ）・ＳＭ　、次に第１データを論理和演算し、第１部
分の結果は次の通り：　ｆｓＦＥＲＬＥＦＴ＝ｏｌ；　
ｋｌ＝ｌ、　Ａ＝Ｒ１ｆｎ）、　Ｂ＝ＩＮＦ（ｊ）、　
Ｃ＝１．　Ｒ１（ｎ）＝ＣＹ　０第１６図は第１３図の
ＤＩＲ制御回路をやや異なった状態でより詳しく示して
いる。第１７図は第１３図のＤＯＲ制御回路をやや異な
った状態でより詳しく示している。
レジスタ・ファイル・リフレッシュ 上述したように、レジスタ・ファイルはダイナミック・
セルからなり、これらのセルは引き続くリフレッシュ期
間で適当にリフレッシュされてそれらの内容を保つ。ソ
フトウェアによって使用されたアドレスのみがリフレッ
シュされる必要がある。残りすべてのアドレスは、それ
らのデータが不要なので、リフレッシュなしで良い。
リフレッシュ動作はデータ保存を必要としている各アド
レスへの読み出しだけである。したがつて、多くの用途
において、ソフトウェア・プログラムは、ソフトウェア
・ループがリフレッシュ期間よりも頻繁に反復される場
合に、ＲＦをリフレッシュ状態に保つことになる。
５ＶＰ１０２内の２５６にすべてのビットをリフレッシ
ュするのにはほんの６４回のサイクルを必要とするだけ
である。これは、各ＲＦが実際に一時に２ビツト（ＩＰ
Ｆあたり全体で４ビツト）を読み出し、リフレッシュす
るからである。
５ＶＰ１０２のすべてに対して完全なリフレッシュを実
施するには、各ＲＦを作業用レジスタに読み込み、２回
ずつアドレスを増分し、６４回繰り返す。次のプログラ
ムはリフレッシュ動作を示している。
たとえば、 Ａ＝ＲＯｆＯ）・　　　Ｂ＝Ｒ１ｆＯ）　　　　　；４
Ｘ１０２４ビフトなリフレッシュＡ＝ＲＯｆ２１　：　
　　　Ｂ＝Ｒ１ｆ２）　　　　　；アドレスを２だ０　
増分Ａ＝ＲＯｆ１２４１：　　Ｂ＝Ｒ１ｆ１２４１Ａ＝
ＲＯｆ１２６１：　　Ｂ＝Ｒ１（１２６１；リフレッシ
ュ　完了ＬＵ 第５図において、ＡＬＵ１６４が単純な全加算器／減算
器２６０プラス１ビツト乗算器２５８（ＡＮＤゲート）
として示しである。入力部はＷＲＭ２３４、ＷＲＡ２３
８、ＷＲＢ２４２ＷＲＣ２４８および制御ラインＣ２１ ２５２から来る。ＡＬＵ　ｌ　６４の出力はＳＵＭ２６
２　（ＳＭ）、Ｃａｒｒｙ２６４（ＣＹ）およびＢｏｒ
ｒｏｗ２６６　（Ｂ〜Ｖ）である。
ＡＬＵのダイアグラム 再び第５図を参照して、ＡＬＵ１６４は制御ラインＣ２
１によって制御される２つの作動モードを有し、一方の
モードでは、乗算器２５８が使用可能とされ、Ｍ依存命
令が不能とされる（Ｃ２１＝Ｏ）　　第２のモードでは
、乗算器２５８が「パススルー」すなわち不能とされ、
Ｍ依存命令が使用可能とされる（Ｃ２１＝１）。
ＡＬＵ１６４の作動モードの退択は実行されているプロ
グラム命令にのみ依存する。すなわち、ＳＶＰアッセン
ブラは、所与のアッセンブリ・ラインの命令が「Ｍ依存
Ｊを要求する場合にはＡＬＵＩ　６４の作動モードを「
Ｍ依存命令使用可能」にセットする。さもなければ、作
動モードは「使用不能Ｊにセットされる。これは、Ｍ依
存サブ命令が使用中の間、加算器／減算器２６０を正し
く機能させるように行われる。すなわち、乗算器２５８
およびＭ依存サブ命令の全クラスが作業用レジスタを共
用し、したがって、相互に排他的となる。
表１０は乗算器２５８が使用可能であるか、使用不能で
あるかに応じたＡＬＵ１６４の動作を示す。
表 １ ＡＬＵ１６４は表１１に示す論理演算を実施し、その間
、Ｍ依存命令は使用不能とされる。所与のアッセンブリ
・ラインの命令がＭ依存でない場合には、全ラインの全
命令についてＭ依存命令が不能とされる。
ＰＥ　　業用レジスタ 第２図の実施例において、１プロセツサ要素毎に４つの
作業用レジスタ１６２（ＷＲ）、すなわち、ＷＲＭ、Ｗ
ＲＡ、ＷＲＢ、ＷＲＣがある。
４つすべてのレジスタは、データ転送元、転送先が異な
っていることを除いて同じであり得る。第５図に示すよ
うに、各ＷＲはデータ・せれくたまたはマルチプレクサ
と、フリップフロップとを包含する。４つすべてのレジ
スタは、有効データがＲＦから到達した直後に内部ＳＶ
Ｐタイミング回路によって同時に刻時される。
表１２は４つの作業用レジスタのそれぞれについてのデ
ータ転送元を例示している。
表　　１２ 用ル ン 転送元 に こで、 Ｍ、Ａ、Ｂ、Ｃは作業用レジスタ ＲＦＯ，ＲＦＩはレジスタ・ファイル Ｌ、Ｒ，Ｌ２、Ｒ２は近接入力部 ＣＹ、ＢＷはＡＬＩＪからのＣａｒｒｙ、　Ｂｏｒｒｏ
ｗ出力部ＫＧＢは条件付きＣａｒｒｙ／Ｂｏｒｒｏｗ　
（ＷＲＭの関数）１．０は論理レベル レジスタｌｖ’ｌ　　ＷＲＭ ＷＲＭ２３４、すなわち、乗算器レジスタが乗算、除算
、マスキング演算、いくつかの論理演算および条件付き
（Ｍ依存）演算において使用される。ＷＲＭ２３４はＡ
ＬＵ内の乗算器ブロック２５８の２つの入力部のうちの
１つである。さらに、ＷＲＭ２３４はライン２５０を経
て接続していてＭＵＸを分割し、条件付きＣａｒｒｙ／
Ｂｏｒｒｏｗ（ＫＣＢＩ命令を制御し、ライン３８２を
経てＲＦＩＭＵＸに接続していて条件付きＣａｒｒｙ書
き込み（ＫＣＹ）命令を制御し、ライン４０６を経てＲ
ＦＯＭＵＸＩに接続して条件付き方向命令、ＸＢ、ＸＲ
Ｏ（ｎ）、ＸＩＮＰ　　（ｍ）Ｘ０ｔＪＴ　（（１）を
制御する。ＷＲＭ２３４はＲＦＯＭＵＸ２にも接続して
いて、ＲＦＯへ直接書き込まれる。−船釣には、ＷＲＭ
２３４は「１」をロードされて、乗算器２５８がＷＲＡ
の値をＡＬＵ１６４の加算器／減算器へ直接送るように
しなければならない。
データ・セレクタ２３２　（ｎ−ｔｏ−１乗算器）が表
１３に示すような制御ラインＣ２０，Ｃ１９、Ｃ１８、
Ｃ８の関数としてＷＲＭ２３４についての可能性のある
１０個のデータ・ソースのうちの１つを選ぶ。加えて、
ラインＲ，Ｒ２、Ｌ、Ｌ２から取ったデータは選定され
た近接のもの１６０内の４つのソースのうちの１からの
ものであり得る。
表 　３ 用レジスざＡ　ＷＲＡ ＷＲＡ２３８　（加数／被減数レジスタ）は汎用作業用
レジスタであり、ＡＬＵ１６４の関わるたいていの作業
で使用される。ＷＲＡはＡＬＵ１６４内の乗算器ブロッ
ク２５８への２つの入力部のうちの第２入力部２５６で
あり、加算器／減算器ブロック２６０に入力する止環で
ある。ＷＲＡはＣＭＵＸ２４４への入力部でもある。
データ・セレクタ２３６　（ｎ−ｔｏ−１マルチプレク
サ）が表１４に示すような制御ラインＣ１７、Ｃ１６、
Ｃ１５、Ｃ８の関数としてＷＲＡ２３８についての可能
性のある１０個のデータ・ソースのうちの１つを選ぶ。
加えて、ラインＲ，Ｒ２、Ｌ、Ｌ２から取ったデータは
選定された近接のもの１６０内の４つのソースのうちの
１つからのものであり得る。
表　　１４ ＷＲＢ２４２　（加数／被減数レジスタ）は汎用作業用
レジスタであり、ＡＬＵ１６４の関わるたいていの作業
で使用される。減算において・ＷＲＢ２４２は常にＷＲ
Ａ２３８から引かれる。
ＷＲＡはＬ／ＲＭＴＪＸ３０５への入力部でもある。
データ・セレクタ２４０　（ｎ−ｔｏ−１マルチプレク
サ）が表１５に示すような制御ラインＣ１４、Ｃ１３、
Ｃ１２、Ｃ３（７）関数としてｗＲＢについての可能性
のある１０個のデータ・ソースのうちの１つを選ぶ、加
えて、ラインＲ，Ｒ２、し、Ｌ２かも取ったデータは選
定された近接のもの１６０内の４つのソースのうちの１
つからのものであり得る。
表　　１５ 用レジスタＣＷＲＣ ＷＲＣ２４８（桁上げ／借りレジスタ）はＡＬＬ１１６
４への桁上げ（または借り）入力部である。多重ビツト
加算において、ＷＲＣ２４８はビット間の先行加算から
のＣＹ２６４を保持する。一方、多重ビツト減算では、
ＷＲＣ２４８はＢＷ２６６ビツトを保持する。ＷＲＣ出
力はＡ、Ｂ、ＭｌｚジスタオヨびＲＦＯＭＵＸｌへ行（
。
データ・セレクタ２４４　（ｎ−ｔｏ−１マルチプレク
サ）は、表１６に示すように、ＷＲＭ２３４の内容によ
って、制御ラインＣ２１、Ｃ１ｌ、ＣＩＯ，Ｃ９の関数
としてＷＲＣ２４８についての９個の可能性のあるデー
タ・ソースのうちの１つを選ぶ。すなわち、これら４本
の制御ラインの成る種のコンビネーションの場合、ＷＲ
Ｃ２４８へ送られるべきデータは作業用レジスタＭ２３
４の内容に依存する。これらはプロセッサ１０２の融通
性をより大きくできるＭ依存命令と呼ばれる命令を形成
する。ＷＲＣ２４８はオヘランド規制詞ＫＧＢ　（条件
付き桁上げ／借り）を含む任意のＭ依存命令を実行する
。
表 ２１ ｌｌ ＣＩＯ ９ ＋（ＷＲＭＩ ＷＲＣについての動作 近隣通信システムを各ＰＥ１５０に設けて４つの最も近
い隣接ＰＥ（中間ＰＥ１５０の左に２つ、右に２つ）の
直接記憶・レジスタ読み出し／書き込み能力を得るよう
にすることができる。
加えて、同じ回路を用いてＧｏまたは大域出力部１７８
と呼ばれる大域フラグを作ることができる。ＧＯ１７８
信号は、ＤＯＲ１６８をロードし、クロックアウトする
必要なしにＳＶＰの外側に内部事象をフラグ付けする方
法の１つである。
Ｌ１亘１ 再び第２図を参照して、各ＰＥは４つの隣接ＰＥヘファ
ンアウトされるＬ／Ｒ（すなわち左／右）と呼ばれる１
つの出力３０８を発生する。各ＰＥ１５０も４つのＬ／
Ｒ信号（４つの近接ＰＥの各々から１つずつ）を入力す
る。これらは、Ｌ２３１２　（左へ２番目のＰＥ）、Ｌ
３１０（左へ１番目のＰＥ）、Ｒ３２２（右へ１番目（
１りＰＥ）、Ｒ２３２４（右へ２番目のＰＥ）と命名さ
れる。第１５図はいくつかのプロセッサ要素を横切って
連続的なこの相互接続システムを示している。
データ・セレクタ３０５　（４−ｔｏ−１マルチプレク
サ）は、制御ラインＣ７、Ｃ６の関数としてＬ／Ｒライ
ン３０８へ出力すべきＰＥ　（ｎ）内の４つのデータ・
ソースのうちの１つを選ぶ。論理ＺＥＲＯ３０４、Ｗ　
Ｒ８２６８の内容、または。
レジスタ・ファイルＲＦＯ（ＲＡＭＯ）２８８あるいは
ＲＦＩ　（ＲＡＭＩ）２８６のいずれかからの位置が１
つの隣接プロセッサ要素に連絡され得る。　表１７にお
いて、Ｌ／Ｒ３０８のためのデータ・ソースが制御ライ
ンの関数として挙げである。
表　　１７ 次に第１８．１９図を参照して、大域出力信号８２４は
ＰＥを出る１０２４個すべてのＬ／Ｒライン１７８の論
理０Ｒ８５２の均等物である。すなわち、プロセッサ・
アレイ１０２内の１つまたはそれ以上のＰＥ１０３がそ
のＬ／Ｒライン１７８に論理ルベルを出力すると、ＧＯ
信号８２４も論理ｌを出力することになる。Ｇｏ倍信号
高レベルにある。第１９図はＰＥ　（ｎ）を出るＬ／Ｒ
信号の発生および大域フラグ信号、Ｇｏ（大域出力）と
の関係を示している。
近隣通信を用いるとき、同じアッセンブリ・ライン上の
命令がＧｏ命令と一緒に同じハードウェアを共有してい
るため、それらの使用がほぼ相互に排他的となることに
注意されたい。いずれにしても、ＳＶＰアッセンブラは
生じる可能性のある任意のコンフリクトにフラグ付けす
ることになる。
縦続ｓｖｐチップ 第２０図に示すチップ・レベルで、近隣通信ラインは外
側に持って行かれており、その結果、１０２４個より多
いビットの処理幅が必要の場合、多数のＳＶＰを従属し
ても良い。ＳＶＰ　Ｉ　Ｏ２の左には、し、２Ｌ比出力
、し、２Ｌ大入力がある。右には、Ｒ１２Ｒ出力部とＲ
１２Ｒ入力部がある。相互接続との混乱を避けるべく、
これらのピンは、ＣＣ０Ｌ７９２、ＣＣ０Ｌ７９２、Ｃ
Ｃ２Ｌ７９６、ＣＣ３Ｌ７９８、ＣＣＯＲ８００、ＣＣ
ｌＲ８０２、ＣＣ２Ｒ８０４、ＣＣ３Ｒ８０６と命名し
、ＣＣ０ＬをＣＣＯＲへ接続する等のみが必要である。
第２０図は２つまたはそれ以上のＳＶＰについての縦続
連結を示している。末端の入力部は図示のようなたいて
いの場合には接地しなければならないが、これは特定の
用途に応じて異なる。
５ＶＰＯ別の相互接続法が第２１図に示しである。第２
１図の相互接続法では、ビデオ処理システムの画像を循
環接続を行うことによってシリンダのまわりに巻き付け
ることができる。これらのラインを用いる場合、Ｒ／Ｌ
／２Ｒ／２Ｌ転送を行ってＳｖＰチップ間に充分な伝帳
時間を与える待機状態さいくるを命令と一緒に用いなけ
ればならない。待機状態シングル命令についての内部バ
ス・タイミング図が第２４図に示しである。
組ｌ亙二」 ＳｖＰには４つの命令モードがある。すなわち、シング
ル、ダブル、待機状態シングルおよびアイドルの４モー
ドである。最初の２つのモードは任意の有効アッセンブ
リ命令ラインとの組み合わせで作動し、３番目のモード
は左右の隣接したプロセッサ要素にデータを送る命令と
共に作動し、４番目のアイドル・モードでは、ＰＥは電
力節減のために刻時されない。
すべての命令は１回のクロック・サイクルだけで完了す
るが、このクロック・サイクルの持続時間はサイクルの
タイプに応じて異なる。２種類のサイクル長があり、「
正常」と「拡張」である。
「拡張」サイクルの長さは「正常」サイクルの長さの約
１．５倍である。「拡張」時間は待機状態シングル命令
の待ち部分、あるいは、ダブル命令中に実施される付加
的な動作のためのものである。アイドル命令はさらに電
力節減のためにのみ拡張される。
現行サイクルについて命令のモードをセットする制御ビ
ットは２つある。４つのモードが、表１８に、制御ビッ
トＣ２３、Ｃ２２の関数として示しである。
表 ＣＫ Ｃ２３（：２２１　　　　　命令タイプ　　　　１クロ
ック期間１　　　　　　　　　　　　　１−一 〇　Ｏ１シングル命令　　　　　　１正常０　１１　　
待機状態シングル命令　　１拡張１０１　ダブル命令　
　　　　　　１拡張１　１１　　アイドル命令　　　　
　　１拡張アツセンブリ中、デイフォルトはシングル命
令モードである。このアッセンブリ・シーケンスで適切
なシングル命令対が現れると、各対は、アッセンブリ・
ダイレクチイブによって不能とされない限り、自動的に
１つのダブル命令と交換される。ダブル命令の使用で、
全体的な実行時間を短縮できる。
シングル命令モード シングル命令モードは４つのモードのうちの最も基本的
なモードである。＜ＲＥＡＤ＞−＜ＲＥＧＩＳＴＥＲ＞
−＜ＡＬＵ＞−＜ＷＲＩＴＥ＞シーケンスはただ１回の
正常りロック・サイクルで実施される。表１９はシング
ル命令のためのイブコード構造を示している。
表　　１９ ：　ｓ　７′、Ｉ／ａａａａａａａ　　ｂｂｂｂｂｂｂ
　　ＯＯｎ　　ｎｎｎ　ｎｎｎ　ｎｎｎ　ｎｎｎ　ｎｎ
ｎ　ｎｎｎ　ｎｎｎここで、（ａａａａａａａｌはＲＦ
Ｉについての７ビツト・アドレス・フィールド、（ｂｂ
ｂｂｂｂｂ）はＲＦＯについて、の７ビツト・アドレス
・フィールド、［ｎ　ｎｎｎ　、、、　ｎｎｎ）はイブ
コードのレジスタ制御ビットである。
機状態シングル命４モード 待機状態シングル命令モードはシングル命令モードの時
間拡張バージョンである。＜ＲＥＡＤ＞−く１マＡＩＴ
）−＜ＲＥＧＩＳＴＥＲ＞−＜ＡＬＵ＞−＜＄マＲＩＴ
Ｅ＞シーケンスは一回の拡張クロック・サイクルで実施
される。追加したｒＷＡ　Ｉ　ＴＪ期間は、２つ以上の
ｓｖｐ装置を！Ｍしたときにチップ境界を移動する信号
の伝帳時間を許す。この命令モードは、ＳＶＰが縦続さ
れていない場合には、不要である。
ＳＶＰアッセンブラ命令はこのモードをライン毎に使用
可能とすることができる。アンセンブリはこの命令を検
討してそれが近隣通信を使用しているかどうかを判断し
、適切な待機状態命令を発する。アッセンブリ時間グイ
レクチイブは４つあり、ＷＡＩＴＬ、ＷＡＩＴＲ，ＷＡ
ＩＴＢ。
ＷＡＩＴＮである。
ＷＡＩＴＬ−モードニアラセンブリ・ラインの任意の命
令が左からＳＶＰに入った データに対する基準を含んでいる場 合の待ち。たとえば、Ａ＝ＬＲＯ（ｎｌまたはＡ＝ｘＲ
Ｏ（ｎ）、そうでなければ、モードコシングル。
ＷＡＩＴＲ−モードニアラセンブリ・ラインの任意の命
令が右からＳｖＰに入った データに対する基準を含んでいる場 合の待ち。たとえば、Ａ＝ＲＲＯ（ｎ）またはＡ＝ＸＲ
Ｏ（ｎｌ　、そうでなければ、モードコシングル。
明細書の浄書（内容に変更なし） ＷＡＩＴＢ−モード−アンセンブリ・ラインの任意の命
令がいずれかの方向からＳＶ Ｐに入ったデータに対する基準を含 んでいる場合の待ち、たとえば、 Ａ＝ＲＲＯ（ｆｉ）または＾−ＬＲＯ（ｎ）または＾＝
ＸＲＯ（ｎ）　、そうでなければ、モードコシングル。
ＷＡＩＴＮ−データ方向命令と無関係にシングル。
このダイレクチイブは先に発行され たＷＡＩＴｘグイレクチイブをオフ とするのに用いられる。
表２０は待機状態シングル命令についてのイブコード構
造を示している。
明細書の浄書（内容に変更なし） 明細書の浄４Ｆ（内容に変更なし） ここで、（ａａａａａａａ）はＲＦＩについての７ビン
ト・アドレス・フィールド、　（ｂｂｂｂｂｂｂｌ　は
ＲＦＯに ついての７ビツト・アドレス・フィールド、（ｎ　ｎｎ
ｎ　、、、　ｎｎｎ）はイブコードのレジスタ制御ビッ
トである。
ｌ≦（之」Ｌ飢孟二：上 ＳＶＰアッセンブラおよびハードウェアは２つのシング
ル命令に相当する命令を自動的に発生し、実行すること
ができるが、実行のためには拡張サイクルを必要とする
。全体的なスループット利点はこの能力から得られる。
この拡張サイクル中、　＜ＲＥＡＤ＞−＜ＲＥＧＩＳＴ
ＥＲ＞−＜ＡＬＵ＞−＜ＲＥＧＩＳＴＥＲ＞−＜ＡＬＵ
）−＜ＷＲＩＴＥ＞シーケンスが実施される。第２のＡ
ＬＵ・レジスタ動作のためには、この拡張サイクルに対
する追加の時間が使用される。これが可能となるのは、
拡張サイクルが読み出し／書き込み動作中に各レジスタ
・ファイル毎に２ビツト・キャッシュから作動するから
である。ＳＶＰアッセンブラは、可能なときにはいつで
もシングル命令をダブル命令に変換することによってこ
れらキャッシュの最善の使用法を決定する。この動作は
２つのアッセンブラ・ダイレクチイブ、明細書の浄５Ｆ
（内容に変更なし） ＤＲＩ、ＥＲＩによってオン、オフされ得る。
ダブル命令は、２つの引き続く命令のパターンが表２１
ａ、２１ｂに示すようなものである場合に使用される。
レジスタ・ファイル・アドレスに、読み出されつつある
かあるいは書き込まれつつある場合に示したようになっ
ていることだけが必要がある。
明ぐＪ占”の浄３（内容に変更なし） 明細書ノ浄書（内容に変更なし） ＸＸＸＸＸＸＸ−注意不要 ａａａａａａＯ＝ＲＦＩ、　第　１　命令に刀１での７
ビツト・７ＦレスｂｂｂｂｂｂＯ＝ＲＦＯ，第　１　命
令についての７ビフト７Ｆレスａａａａａａｌ＝ＲＦＩ
、　　第２命令に７ｔ１ての７ビツト・７Ｆレスｂｂｂ
ｂｂｂｌ＝ｌ？ＦＯ，第２命令にフ（１での７ビツト・
アドレスｎ　ｎｎｎ　、、、　ｎｎｎ＝２２ビツト制御
オブコードこのアフセンブラはこれら４つのタイプの命
令パターンをダブル命令に随意に組み込み、それらそれ
ぞれのオプコードは表２２に示すようになる。
表 ２ ここで、 ０００００００＝メモリが使用されない場合１）士ンブ
ラはゼロを占める。
ａａａａａａＯ＝ＲＦ１．夕１ル　命令についての７ビ
ツト・アドレスｂｂｂｂｂｂｏ・ＲＦＯ、ダブル　命令
についての７ビツト・アドレスｎ　　ｎｎｎ　　、、、
　　ｎｎｎ＝２２ビツト　制御イブコードＺニゴー上−
ルニ命二労二旦二＝−ド このアイドル命令モードは、主として、電力を節約する
ことを意図している。このモードは。
ＰＥが現行データ・パケットの処理を完了し、次のパケ
ットのために特撮状態にあるときにはいつでも実行され
得る。アイドル命令が発せられたとき、独立して制御さ
れるＤＩＲ，ＤＯＲを除いて、並列のプロセッサの全回
路は刻時を停止する。
ＷＲは静的であり、したがって、維持される。
しかしながら、ＲＦは動的である。維持する必要のある
ビットは前述したように選択的にリフレッシュされなけ
ればならない。
アイドル命令中、イブコード・フィールドの残部は命令
レジスタにラッチされるが、引き続く論理ブロックによ
って無視される。ビットＣ２１〜ＣＯはこの時点でゼロ
であって、処理が再開したときに内部パイプラインが正
しく充填されるようにしなければならない０表２３がア
イドル命令についてΦオプコード構造を示している。
表　　２３ ここで、 （ｘｘｘｘｘｘｘｌ・ＲＦＩＩ：ついての７ビツト・７
ドレス・フィールド、注意不要（ｘｘｘｘｘｘｘ）＝Ｒ
ＦＯについての７ビツト・アドレス・フィールド、注意
不要００００　、、、０００＝２２ビツト制御はアイド
ル中ゼロＳｖＰチップについての外部バス１３０の動作
は単純である。３８ビツト・マイクロコード命令（２４
制御、１４アドレス）を持つ装置と、適正なセットアツ
プ、ホールド時間を持つストローブＰＣＫが存在するこ
とだけが要件である。データ入力部１５４、データ出力
部１６８のレジスタはプロセッサ・アレイ１５４に対し
て非同期であり、プロセッサ・アレイ１０５がＤＩＲま
たはＤＯＲへあるいはそこからのデータの転送を行う前
に或や種の同期形態が必要である。
圧皿匹盈１ｊ 外部プロセッサ・クロック（ＰＣＫ）の立ち上がり縁が
、内部バス１７１についてのタイミングを生成する一連
の内部クロックをトリガする。第２２図はシングル命令
モードについての、ＳＶＰ　１０２の内部バス１７１へ
の事象のシーケンスを示している。
ＳＶＰアッセンブラは、２つのシングル命令（アドレス
・フィールドを除いてこれらのシングル命令が同一であ
る場合）からダブル命令と呼ぶものを生成する。
アッセンブラによって生成されたダブル命令は対応する
ハードウェア・モードを必要とする。第２３図はダブル
命令サイクルについての事象のシーケンスを示している
。
ＳＶＰを縦続した場合（第２０．２１図）チップ間の遅
速伝帳経路は、近隣通信を使用しているときには、余分
な時間を必要とする。待機状態シングル・サイクルを持
たせることによって遅速サイ２ルに順応できる。このサ
イクルはシングル命令の動作を実施するが、第２４図に
示すようにダブル命令サイクルの時間を必要とする。
アイドル・サイクルでは、ＰＡ１０５を必要とするまで
ほとんどパワーダウンさせる。これは第２５図に示しで
ある。
企」Ｌ四ユニ四 ＳＶＰはマイクロコード・レベルでプログラムされる。
これらのマイクロコード「サブ命令」が組み合ってＳＶ
Ｐアッセンブリ言語における１本の命令ラインの命令部
分を作る。この章は、これらの命令を構成する方法およ
びアツセンブラがフンフリクトについてチエツクする方
法を説明する。この章における主要トビツクのいくつか
を次に挙げる。
本　命令ラインを形成するルール 一オペランド転送先／転送元名称 一サブ命令を組み合わせるルール 一イブコード・フィールド 本　命令コンフリクト・マスク 為ラインな′　するためのルール ＳＶＰアッセンブリ・ソースは他のアツセンブラのもの
と同様である。すなわち、各ラインが、１つの命令、１
つのアッセンブラ・グイレクチイブ、コメントあるいは
マクロ・グイレクチイブを含む、しかしながら、ＳＶＰ
アッセンブリ・ラインは、１つの命令を含む１本のライ
ンがいくつかのサブ命令を包含するという点で異なる。
これらのサブ命令が組み合わさってアッセンブリ時に単
一のオプコードを生成する。
「命令ライン」はオプションのラベル、１つ以上のサブ
命令プラスオプションのコメントフィールドからなる。
有効「命令」は互いに衝突しないように１つ以上のサブ
命令からなる。
「サブ命令」は３つの部分からなる。すなわち、転送先
オペランド、割り当てオペレータ（ｓｖｐアッセンブラ
は「＝」記号を認識する）および転送元オペランドを、
この順序で包含する。すなわち、 〈転送先オペランド〉＝＜転送元オペランド〉オペラン
ド転　　　転 表２４はサブ命令およびそれらのオペランドの有効範囲
（１０進）についての正当なオペランド転送先／転送元
名称を示す。
ｖ　■　■ Ｖ　　Ｖ　　Ｖ ロロＯ 明細書の浄書（内容に変更なし） ここで、 Ｋ、ＸはＷＲＭの状態に基づく条件付き命令を示す。
Ｋは条件付き転送元が隣接のＡＬＵであることを示す。
Ｘは条件付き転送元が隣接のプロセッサからのものであ
ることを示す。
サブ　　を　み八わせるルール 転送元（ソース）オペランドは１つの命令ラインで２回
以上指定され得る。
Ｂ＝Ａ、　Ｃ＝Ａ　　は正当である。
転送先オペランドは１つの命令ラインで指定され得る。
Ｂ＝Ａ、　Ｃ＝Ｂ　　は正当である。
Ｃ＝Ａ、　Ｃ＝Ｂ　　は不当である。
各レジスタ・ファイルは、アドレスが各サブ命令と同じ
である場合に、転送元として２回以上指定され得る。
Ａ＝ＲＯ［１３１、Ｂ＝ＲＯ（１３１は正当（同アドレ
ス）Ａ＝ＲＯ（１３）、Ｂ＝ＲＯ（１００１は不当（同
ＲＦ、異アドレス）Ａ＝ＲＯ（１３１、Ｂ＝Ｒ１（１０
０１は正当（異ＲＦ）ＲＦＯ，ＲＦＩ、ＤＩＲ，ＤＯＲ
の１つだけがアッセンブリ・ラインで転送先オペランド
として指定され得る。
Ｃ＝Ｂ１マ、ＲＯｆ１０１＝ＳＭは正当（単メモリ書き
込み）ＲＯ（１３１・＾、　Ｒ１ｆ１３）＝Ｂは不当（
２つのメモリ・ブランクへの同時書き込み） ＲＯ，Ｒ１、ＩＮＰまたはＯＵＴは転送元オペランド、
転送先オペランドとして指定され、転送先アドレスは同
じでなければならない。
Ｂ＝ＲＯ（２２）、　ＲＯ（２２１・ＳＭは正当（読み
出し／修飾／書き込み） Ｃ＝ＲＯ（２２＋、Ｒ１（１２３１＝Ｃは正当（異ＲＦ
）Ｃ＝ＲＯ（２２）、ＲＯ（１２３）・Ｃは不当　（同
ＲＦ、異アドレス）Ｂ＝Ｒ１（２５１，ＩＮＰ　（１０
１・ＳＭは正当（異ＲＦ）Ｂ＝ＲＯ（２５］、ＩＮＦ（
１０１＝ＳＭは不当（ＲＯ＆ＩＮＰｌ一般に、レジスタ
・ファイルＲＯ，Ｒ１のための上述のうちの任意のルー
ルがＩＮＦ　（ＤＩＲ）、ＯＵＴ　（ＤＯＲ）に同様に
適用できるが、ただし、ｒｎＪ、ｒｐＪのアドレス範囲
が０〜１２７、ｒ　ｍ　ＪがＯ〜３９、ｒｑＪがＯ〜２
３である場合を除く。
すなわち、命令：　Ｂ＝ＲＯ（１０１、ＲＯｆｌｏｌ　
＝ＳＭが正当であるから、同じＲＦにおいて、Ｂ＝ＩＮ
Ｐ　ｆｌｏｌ、ＩＮＰ（ｌＯ）・ＳＭも正当である。
第２６図はプロセッサ要素１５０の別の実施例を示して
いる。第２６図のプロセッサ要素１５１は１つ毎に４つ
のセンスアンプを有する。
２つはＤＩＲ／ＲＦＯ書き込み、読み出し作業用であり
、２つはＤＯＲ／ＲＦＩ書き込み、読み出し作業用であ
る。第２６図の実施例の場合、レジスタ・ファイル０、
レジスタ・ファイル１は、それぞれ、各メモリ・サイク
ルで２つのデータ・ビット（全体で１サイクルあたり４
つのビット）を読み出す。しかしながら、４つのデータ
・ビットのうちの２つだけが単一サイクル作動モードで
使用される。これら読み出し動作を無駄にしないように
、４つのビットは、２つの２ビツトキヤツシユ・メモリ
・バンクを形成するように処理しても良い。このフォー
マットでは、検出されても使用されなかったデータが使
用され、サイクル時間が短縮され得る。
データ、データ（バー）反転アドレスの読み出しを補正
すべく、信号１６５８．１６６０がそれぞれの読み出し
／書き込み制御回路に与えられる。あるいは、入力デー
タ・ラインが他のすべての反転された信号を持っていて
も良い。この実施例では、他のすべてのデータ出力ライ
ンも反転されることになる。
第２７ａ図は、プロセッサ要素の各レジスタ・ファイル
からデータを読み出し、そのデータをレジスタ・ファイ
ル・メモリ・バンクの１つに書き込む一回のサイクル動
作を示している。第２７ｂ図は、ダブル命令サイクルが
引き続くアドレスを持つ１サイクルでどのようにして読
み出しを２回行うかを示している。しかしながら、２つ
の完全サイクル時間を完了することなく、はぼ１．５サ
イクル時間で済む。
これは第２８図に示してあり、以下に一例を示す。ココ
テ、４ビツト数Ｘ５ＸｔＸ１ＸｏとＹ＋ｓＹ１＊Ｙ１＋
Ｙ＋。
の加算を考える。合計はＸを置き換えた５ビツト数、Ｘ
４Ｘ−ＸｉＬＸｏとなる。ｘ４は先の桁上げと２Ｍ５Ｂ
（Ｘｓ、Ｙ、）の合計から得られる。これは負数をカバ
ーするのに必要である。最初は、桁上げはない。この加
算についての命令セットは表２５に示しである。
明細吉の浄書（内容に変更なし） ＦＩＡ細書の浄書（内容に変更なし） ビットＸｏ　、Ｘ＋ｏの加算を実行するために第１の命
令を実行する際、センスアンプはアドレス指定された記
憶場所ＲＦＯ（０）　、ＲＦＩ　（０）に格納されてい
たデータを読み出す、これらアドレス位置はＤＲＡＭ桁
の偶数ビットライン位置で示され得る。引き続く命令セ
ットが、それぞれ、アドレス位置ＲＦＯ（１）、ＲＦＩ
　　（１１）　　（アレイ内の次のピントライン）から
ピントＸ１、Ｙｌｌを読み出す。これらは各センスアン
プについての偶数のビットラインに続く奇数のビットラ
インで示すことができる。これは加算が完了するまで繰
り返される。
ここで再び表２５の命令セットを参照して、ここでわか
るように、命令ライン２．３．４は、記憶されたデータ
のアドレス指定位置が異なってぃることを除いて同じで
ある。もし、先に述べたように、成る偶数のビットライ
ンで読み出しシーケンスが始まったならば、データは引
き続く偶数−奇数、偶数−奇数のブロックから同時に読
み出される。したがって、偶数データ読み出しに続く命
令が同じで成るならば、先に読み出されたデータを使用
することができる。そうでなければ、これは廃棄される
ことになる。上記の例に適用されたように、命令１．２
はダブル命令（ＤＩ）に変換できない。ダブル命令につ
いてのアドレス・ルールのうちの１つは満たされる（両
アドレス指定レジスタが偶数位置から、次いで、奇数の
アドレス指定位置から読み出しを行う）が、これらの命
令は同じではない。ここで、命令ｌ、たとえば、桁上げ
（ＣＹ）は０であるが、命令２、たとえば、ＣＹは「Ｃ
」レジスタを経て順方向へ伝帳した桁上げに等しいこと
に注目されたい。命令３．４を検査すれば、これらの命
令がダブル命令を形成するように組み合わせ得ることが
迅速にわかる。ここで、偶数アドレス読み出しの後に奇
数アドレス読み出しが行われ、両命令が同一（アドレス
指定位置を除いて）であるということに注目されたい、
最終ビットを計算する命令番号５は孤立しており、それ
と組み合わせるべき命令がないので、そのままでは組み
合わせることはできない０表２５は、命令の組み合わせ
による、上記の単純な例におけるサイクル時間の短縮を
示している。上記例では、サイクル時間は５〜４．５サ
イクル分短縮される。
ダブル命令概念によれば、レジスタ・セット毎に３つ以
上のセンスアンプを使用できる。たとえば、３つまたは
４つのセンスアンプ（それぞれ、１プロセツサ要素あた
り全体で６つ、８つのセンスアンプ）を使用した場合、
３倍、４倍の圧縮を行ってさらにサイクル時間を短縮で
きる。
イブコード・フィールド イブコードの制御部分は８つの８進数からなる。これら
の数字の各々は第５図の回路ブロックの１つに対応し、
オプコード・フォーマットを持つ小さいファミリアリテ
ィによって、ユーザが直明細書の浄書（内容に変更なし
） 接オプコードを読み出すことができる０表２６は、どの
ビットがどのブロックに対応するかを示している。「Ｃ
ＩＣ」は条件付き命令制御である。
明ＫＴ、Ｚの浄書°（内容に変更なし）次 明細書の浄書（内容に変更なし） ここで、 ｃｒｃ・条件付き命令制御 縁Ｒト作業用レジスタｒＭＪ ＷＲＡ−作業用レジスタｒＡＪ ＷＲＢ−作業用レジスタｒＢＪ ＥＲＣ＝作業用レジスしｒＣＪ ＮＮＣ・近隣制御 １１Ｆｂレジスタ・ファイル１、　データ出力レジスタ
制御１１ＦＯ・レジスタ・ファイル０、　テータ入カレ
ジスタ制御第２９図において、ここに示すコントローラ
１２８は５ＶＰ１０２と、ソフトウェア°プログラム開
発・テレビジョン動作エミュレーション・システム９０
０とに接続している。開発システム９００は、ホストコ
ンピュータ・システム９１２と、ホストコンピュータ・
インターフェース・ロジック９１４と、パターン生成器
９１６と、データ・セレクタ９１８とを包含する。
ホストコンピュータ・システム９１２は開発システム９
００において種々の形態を採り得る。このような形態と
しては、パーソナル・コンピュータ、遠隔制御ユニット
、テキスト・エディタその他の制御アルゴリズムを開発
する手段がある。ホストコンピュータ・インターフェー
ス・ロジック９１４はテレビジョン受像器の主マイクロ
コントローラをエミュレートする回路を包含する。開発
システム９００では、ホストコンピュータ・インターフ
ェース・ロジック９１４はパターン生成器９１６と協働
してホストコンピュータ・システム９１２と局所通信バ
ス９３０の共有領域を作る。
パターン生成器９１６は代数精度のためプログラム・ア
ルゴリズムをテストするタイミングその他のパターンを
生成する。パターン生成器９１６はＳＶＰアルゴリズム
、ハードウェア・デバッギングのためのリアルタイム・
テスト・ビデオ・データも発生する。データ・パターン
・プログラマ（または、セレクタ）９１８は４０本の入
力ライン９２０の中から、あるいは、データ・パターン
生成器９１６によって生成されたデータ・パターンから
ＳＶＰへ入力するためのデータを選択するのに用いる０
図示したように、データ・セレクタ９１８は、直列で、
４０本のデータ入力ライン９２０と４０本のｓｖｐ入力
ビンｉ１８の間に挿入されている。開発システム９００
において、捕獲（または、フィールド）メモリ！２１が
設けてあって、２４本の出力ライン１７０のうちの８本
からの処理済みのデータを捕獲する。２４本の出力ライ
ンのうちの望みの８本は、３−−−−１８進マルチプレ
クサ１７１によって選定される。
こうして、処理済みのビデオ・データのフィールドが捕
獲され（または、格納され）、ＳＶＰ動作のリアルタイ
ム分析のためにホスト・インターフェース９１４または
ホストコンピュータ・システム９１２あるいはこれら両
方に戻される。
ホストコンピュータ・インターフェース・ロジック９１
４とホストコンピュータ９１２の間のハードウェア・イ
ンターフェース９３２は普通の並列インターフェース接
続によって開発システム９００で達成される。別の実施
例では、インターフェース速度が主要要件でないときに
は、普通のＥＩＡ　　Ｒ５−２３２Ｃケーブルをしよう
することもできる。ＰＨＩＬＩＰＳ　ＥＬＥＣＴＲＯＮ
ＩＣ３Ｃ０ＲＰＯＲＡＴＩＯＮの製造するＩＩＣバスを
、ホストコンピュータ・インターフェース・ロジック９
１４とコントローラ１２８の間のインターフェース・ラ
イン９３０として用いても良い。
ビデオ信号処理用途では、コントローラ１２８はＳＶＰ
プロセッサ装置１０２のための制御信号を発生する。こ
れらの制御信号は第１図のライン１１０上の入力テレビ
ジョン信号の垂直同期成分および水平同期成分と同期さ
せられる。
第３０図はテレビジョン・マイクロコントローラ１７０
０を示している。このマイクロコントローラ１７００は
初期化（システム・パワーアップ）の際に内部テレビジ
ョン回路をプリセットする。マイクロコントローラ１７
００は、外部信号（たとえば、パーソナル・コンピュー
タ・キーバッド１７０２、遠隔制御ユニット１７０４ま
たはビデオ信号デコーダ１７１２からの信号）を受は取
り、それを復号し、他のテレビジョン・システム構成要
素に制御信号を伝送する。このようなシステム構成要素
としては、コントローラ１２８、ｓｖｐプロセッサ装置
１０２、オーディオ処理回路、ＵＨＦ・ＶＨＦチューナ
などがある。たとえば、これら外部制御信号としては、
コントラスト、輝度、色調がある。ビデオ信号デコーダ
１７１２はサブタイトル、第２言語信号のような信号を
受は取り、復号する。
ここで再び第３０図を参照して、コントローラ１２８は
、マスク・コントローラ９０２、垂直タイミング生成器
９０４、水平タイミング生成器９０６、定数生成器９０
８および命令生成器９１０を包含する。作動にあたって
、コントローラ１２８はＳＶＰプロセッサ装置１０２に
、ライン９４６を経て演算定数を、ライン９４８を経て
制御命令を、ライン９５０を経てタイミング信号を与え
る。水平タイミング生成器９０６からの外部制御ライン
９３８、垂直タイミング生成器９０４からの外部制御ラ
イン９５２およびマスタ・コントローラ９０２からの外
部制御ライン９３４は他の開発システム構成要素にタイ
ミング、制御信号を与える。第２０．２１図に関連して
先に説明したように、いくつかのＳＶＰプロセッサ装置
を相互に縦続することができる。このような構成要素と
しては、特別目的マルチプレクサと外部フィールド・メ
モリがある。
第３１図は開発システム９００から分離したコントロー
ラ・アーキテクチャ１２８を示している。第３１図のコ
ントローラ１２８は別個の集積回路であっても良い。こ
の実施例では、外部制御ライン９３４．９３８．９５２
は設けてない。マスク・コントローラ９０２　（ＭＣ）
はホストコンピュータ・インターフェース・ロジック９
１４またはＴＶシステム・マイクロコントローラ１７０
０によって翻訳されたようなユーザからの外部指令を判
断し、一連の制御こおどを発生し、これらの制御コード
を、垂直タイミング生成器９０４、水平タイミング生成
器９０６、命令生成器９１０、特殊マルチプレクサ（図
示せず）および−度にすべてのフィールドまたはフレー
ムを切り換えるのを必要とする他の所望の外部ロジック
へ送る。マスク・コントローラ９０２はユーザがソフト
ウェアをダウンロードできるようにする外部プログラマ
ブル・メモリを含み得る。しかしながら、好ましくは、
マスク・コントローラ・ロジックおよびプログラムはフ
ァームウェアでチップ上に設けられる。
マスク・コントローラ９０２からのデータ出力はライン
９３２．９３６を通して垂直タイミング生成器９０４、
水平タイミング生成器９０６のそれぞれに与えられる。
垂直タイミング生成器９０４はライン９４４．９４０，
９４２を経て制御信号を、水平タイミング生成器９０６
、定数生成器９０８および命令生成器９１０のそれぞれ
に送る。水平タイミング生成器９０６からのタイミング
信号出力はライン９５０を経てプロセッサ１０２に与え
られる。同様に、定数生成器９０８は演算定数を発生し
、命令生成器９１０は制御命令をライン９４６．９４８
を通してプロセッサ１０２に与える。
簡単に言えば、全体の作業において、マスク・コントロ
ーラ９０２はフィールドまたはフレーム速度でビデオ信
号処理を制御し、垂直タイミング生成器９０４はライン
速度で垂直方向演算を制御する。水平タイミング生成器
９０６はビクセル速度で水平方向演算を制御する。制御
指令は、単純な２ワイヤ式同期逐次バス９３０を通して
ＴＶシステム・コントローラ１７０２からマスク・コン
トローラ９０２へ送られる１作動モード（画像中画像、
多重スクリーン画像、静止画像など）と補助レジスタ１
１９６（第５２図）の内容を後に詳しく説明する。しか
しながら、簡単に言えば、指令バス９３０を経て「シャ
ープネスノのようなＳｖＰプロセッサ装置システム変数
を送る。マスク・コントローラ９０２は条件付きジャン
プやベクトル化ジャンプを含む種々の命令を持つファー
ムウェア・プログラマブル状態マシンである。
第３１図において、マスク・コントローラ９０２がさら
に詳細に示しである。第３２区のマスク・コントローラ
の実施例は、逐次データ入力部９５４と逐次クロック入
力部９５６を有する非同期・同期変換ロジック部９５８
を包含する。マイクロコントローラ１７００からマスク
・コントローラ９０２へのデータ転送は、逐次データ入
力部９３０を介して逐次通信法によって行われる。
好ましい実施例では、逐次データのフォーマットは最上
位ビットを初めに持つ１０ビツト・ワードである。
先に述べたように、マイクロコントローラ１７００から
の逐次クロック・逐次データ出力はデータ・ライン９３
０ａ、９３０ｂを経てマスク・コントローラ９０２に与
えられる。非同期・同期変換ロジック９５８はライン９
３０を通して逐次信号入力を受け、それらを逐次フォー
マットから並列フォーマットに変換する。非同期・同期
変換ロジック９５８はこの仕事を行うためのレジスタを
包含する。ひとたび並列フォーマットに置かれると、デ
ータはこれらのレジスタ内に保持され、所望の時点でデ
ータ・ライン９６０または１１９８に与えられる。ロジ
ック９５８からの１０個のデータ・ビットのうち８つの
ビットは並列で８ビツト・レジスタ９６２にロードされ
る。
上部４つのビットはデータ・ライン９６４を経てマルチ
プレクサ９６８に転送され、下部４つのビットは同様に
データ・ライン９６６を経て転送される。マルチプレク
サ９６８はライン９７０．９７２を通して外部フラグ入
力も受は取る。非同期・同期変換ロジック９５８はライ
ン９５７に１ビツト・フラグ出力を与える。
作動にあたって、ライン９６４からの４つのビットはコ
ントローラ１２８［画像白画像（Ｐ　Ｉ　Ｆ）　］など
のための制御命令または作動モードを示す。ＰＩＰモー
ドが示された場合には、データ・ライン９６６を通して
転送されてきた４つのビットはテレビジョン・スクリー
ン上のサブ画像を置くべき部位を示す。４本のラインの
場合、１６個の可能性のある位置のうちの１つが示され
得る。外部フラグ９７０．９７２は、２つ以上のＳｖＰ
が縦続されているときに同期動作の同期を可能とするか
、あるいは、１つのＳｖＰと付加的な外部ハードウェア
・コントローラ（ソフトウェア・プログラムのどの命令
でコントローラ１２８が新しい信号の実行を開始すべき
かを示すのに加えて存在している場合）との間の同期を
可能とする。
マルチプレクサ出力９７４はマスク・イネーブル・ロジ
ック９７６に与えられる。ロジック９７６はレジスタ９
６２からのデータ・ビットにテストを行う。ライン９８
２上のマスク・イネ−フル・ロジック出力はマスク・コ
ントローラ・アドレス・カウンタ９８４がシーケンスで
アドレス指定を続けるか、あるいは、ジャンプを行うか
を制御する。マルチプレクサ９６８の出力はマルチプレ
クサ９８０への入力としてライン９７８を経て与えられ
る。マルチプレクサ９８０はマスク・コントローラ・ア
ドレス・プログラム・カウンタ９８４へ入力を与える９
本のデータ出力ライン９８６を有する。マスク・コント
ローラ・アドレス・カウンタ９８４からライン９８８へ
与えられたアドレスはマスク・コントローラ・プログラ
ム・メモリ９９０の記憶場所をアドレス指定する。
アドレス信号も、サブルーチン呼び出し動作のためにラ
イン９９２を経てリターン・レジスタ９９４へ与えられ
る。レジスタ９９４の出力はライン９９６を経て別の入
力としてマルチプレクサ９８０へ与えられる。
マスク・コントローラ・プログラム・メモリ９９０は１
４本の出力ライン９９８を有する。マイクロコード出力
は垂直タイミング生成器９０４および水平タイミング生
成器９０６のためのアドレスおよび演算モード命令を含
む。これらの信号はライン９３６．９３２を経てＨＴＧ
およびＶＴＧへ送られる。ライン９９８上のマイクロコ
ード出力ビットのうちのいくつかは命令デコーダ１００
２へ送られ、そこで復号される。この命令デコーダはラ
インｌ　００４を経てマルチプレクサ９８０およびマス
ク・コントローラ・プログラム・アドレス・カウンタ９
８４へ演算制御信号を与える。加えて、ライン９８８か
らのマイクロコード出力ビットは、ライン１００８を経
て、マルチプレクサ９８０へ別の入力として、そして。
マルチプレクサ９６８のための制御として与えられる。
マスク・コントローラ９０２は補助レジスタ制御ロジッ
ク１０１２も含む。非同期・同期変換ロジック９５８か
らの９本の信号ライン１１９８は補助レジスタ制御ロジ
ック１０１２へ入力部として接続しである。補助レジス
タの動作は第４０図を参照しながら後に説明する。
次に第３３図を参照して、ここには、第３１図の垂直タ
イミング生成器９０４がより詳しく示しである。垂直タ
イミング生成器（ＶＴＧ）９０４は、出力部９４４．９
４０．９４２に、水平タイミング生成器９０６、定数生
成器９０８および命令生成器９１０のための制御コード
を発生する。開発システム９００において、定数生成器
９０８も外部制御ライン９５２を経て一本の水平ライン
の成る解像度を必要とする回路へタイミングを与える。
垂直タイミング生成器９０４は垂直方向シーケンス・カ
ウンタ（ＶＳＣ）１０２０を包含する。この垂直方向シ
ーケンス・カウンタ１０２０はアップ・カウンタである
。カウンタ１０２０はライン９３２を経てマスク・コン
トローラ９０２から制御モード信号を受は取る。
モード信号は、とりわけ、画像中画像動作が望まれてい
るかどうかを示す、モード信号は、本質的には、垂直方
向シーケンス・カウンタ１０２０のための出発ア′ドレ
スである。ＶＳＣ１０２０は垂直方向シーケンス・メモ
リ１０２４のためのアドレスを与える。垂直方向シーケ
ンス・メモリ１０２４は水平タイミング生成器９０６、
命令生成器９１０および定数生成器９０８の初期化およ
び同期動作のためのタイミングその他の信号を記憶する
。垂直方向シーケンス・メモリ１０２４に記憶された情
報シーケンスは成る代表的な動作中繰り返される。メモ
リ１０２４は、情報シーケンスを記憶するのに加えて、
記憶されたシーケンスが繰り返された回数を記憶する。
シーケンス・メモリ１０２４はランダムアクセス・メモ
リ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）あるいは
他の形態のプログラマブル・ロジック・アレイ（ＰＬＡ
）を包含し得る。
繰り返し回数はライン１０２７を経てリピート・カウン
タ１０２８に与えられる。リピート・カウンタ１０２８
はダウン・カウンタであり、繰り返しシーケンス回数か
らカウントダウンを行う。
カウンタ１０２８がリピート・ビットの終わりを検知す
ると、制御信号がライン１０３２を経てカウンタ制御ロ
ジックｌ　０３４に送られる。カウンタ制御ロジック１
０３４はライン１ｏ３６を通して信号を信号垂直方向シ
ーケンス・カウンタ１０２０に送り、次のアドレス位置
へ進める。別の信号がライン１０４０を経て増分垂直方
向ループ・カウンタ１０３０に送られる。カウンタ制御
ロジック１０３４の初期化は入力テレビジョン信号のう
ちの垂直方向、水平方向同期信号によって制御される。
これらの同期信号はライン１０３８を経て与えられる。
ここ−で再び一垂直方向シーケンス・メモリ１０２４を
参照して、ライン１０２６上の信号の制御成分は垂直方
向ループ・カウンタ１０３０に与えられて所望の位置で
ループ・カウンタを始動する。ライン１０４２に与えら
れた垂直方向ループ・カウンタ出力は垂直方向ループ・
メモリ１０４４の記憶場所をアドレス指定する。メモリ
１０４４もＲＡＭ、ＲＯＭ、ＰＬＡのいずれかであり得
る。メモリ１０４４はＨＴＧ、ＶＴＧおよび命令生成器
（Ｉ　Ｇ）のためのループ・パターン（プログラム）、
始動アドレスおよびラベルを記憶する。垂直ループ・メ
モリｌ　０４４からの制御データ・ビットはリピート・
カウンタ１０２８に与えられてルーピング・シーケンス
が完了し、増分すべきであることを示す、ビットはレジ
スタ・ロード・シーケンサ１０５４にも与えられる。レ
ジスタ・ロード・シーケンサ１０５４はラッチ１０４８
．１０５０または１０５４を制御する復号クロックを含
む。レジスタ・ロード・シーケンサ１０５４は垂直ルー
プ・カウンタ１０４４を増分させるための増分信号も発
生する。データは、水平方向ライン時間毎・にラッチ１
０４８．１０５０．１０５２から刻時される。
作動にあたって、垂直方向ループ・カウンタ１０３ｏは
出力信号１０４２を垂直方向ループ。
メモリ１０４４に与え、このメモリは水平タイミング生
成器モード・ラッチ１０４８、定数生成器モード・ラッ
チ１０５０、命令生成器モード。
ラッチ１０５２、レジスタ・ロード・シーケンサ１０５
４およびリピート・カウンタ１０２８によってラッチさ
れるモード制御信号をファンアウトする。レジスタ・ロ
ード・シーケンサ１０５４は出力を垂直方向ループ・カ
ウンタ１０３０およびラッチ１０４８．１０５０゜１０
５２に与える。モード・ラッチの各々は、トリガされた
ときに出力ライン９４４．９４０．９４２を通して、水
平タイミング生成器、定数生成器および命令生成器に信
号を与える。
垂直タイミング生成器９０４機能としては、水平タイミ
ングを異なったモードへ変更すること、演算命令を変更
してテレビジョン信号をズームであるいは異なったフィ
ルタ・アルゴリズムで処理すること、外部マルチプレク
サを変更することもある。このリストはほんの例示であ
り、種々の機能の排除を意味するものではない。
次に第３４図を参照して、ここには、第３１図の水平タ
イミング生成器９０６をより詳しく示しである。垂直タ
イミング生成器９０４からの７本の出力ラインのうちの
２本は水平方向シーケンス・カウンタ（ＨｓＣ）１０６
２に与えられている。７本のうち残りの２本はマルチプ
レクサ１０７４への入力として与えられている。マルチ
プレクサ１０７４への他の２本の入力ライン９３６は第
３１図のますた弓ントローラ９０２からのモード制御信
号である。第３０図のテレビジョン・システム・コント
ローラ１７０２からの制御信号は入力の選択を制御する
。成る種のテレビジョン動作モード、たとえば、１６サ
ブ画像画像内画像において、垂直タイミング生成器のい
くつかのパターンは、たとえ水平タイ弓ング生成器のパ
ターンが変化したとしても、変化することはない。この
場合、マルチプレクサ１０７４はＶＴＧ制御ビットのう
ちの２つを垂直タイミング生成器を避けてて直接水平タ
イミング生成器にバイパスするのに用いられる。したが
って、７つのＨＴＧ制御ビットは、すべて、ＶＴＧから
来るか、あるいは、５つがＶＴＧから来るか、残りの２
つがマスク・コントローラからのものとなる可能性があ
る。マルチプレクサ１０７４の出力はラッチ１０７８に
よってラッチ操作を受ける。ラッチ１０７８はテレビジ
ョン・システムのマスク・クロックによって刻時される
。
ライン９４４上のＶＴＧモード信号入力は水平方向シー
ケンス・カウンタ１０６２の出発位置である。カウンタ
１０６２のカウンタ出発位置出力はラッチ１０７８から
の２つのビットと組み合わされて水平方向シーケンス・
メモリ１０６６の記憶場所をアドレス指定する。７ビツ
トＶＴＧモード入力によれば、１２８個までの異なった
パターンが識別され得る。各パターンは２３ピット幅−
バスライン幅９５０である。水平方向シーケンス・メモ
リ１０６６は、テレビジョン・スクリーン上に所望のル
ープ（あるいは、パターン）が生じたときにそれを示す
情報を記憶する。たとえば、１６個の可能性のあるサブ
画像位置があるとすれば、タイミング開始は、サブ画像
が１かれる位置に応じて異なることになる。リピート・
カウント値はライン１０８４を経てリピート・カウンタ
１０８８へ与えられる。カウンタ１０８８はループが繰
り返される回数を計数するアップ・カウン夕である。所
望回数の繰り返しがあったならば、カウンタ制御ロジッ
ク１０９２が水平方向シーケンス・カウンタ１０６２に
シーケンスの合図を行う。カウンタ制御ロジック１０９
２はライン１０９４を通して与えられたテレビジョン信
号のうちの水平方向信号によって初期化される。
第３１図のホスト・インターフェース９１４はすべての
機能ブロックおよび読み出し、書き込み回路へブレーク
ポイント・リクエスト（Ｂ　Ｐ　ＲＥＱ）または割り込
みフラグを与えることができる。ブレークポイント信号
を使用することによって、プログラマは、たとえば、ア
ルゴリズム、タイミングなどを検査する任意の水平方向
ラインで、プログラム実行を停止させ得る。
ＨＳＭ１０６６からのメモリ出力の成分は水平方向ルー
プ・カウンタ１０８６のための出発位置を与える。制御
信号がライン１１００を経てＨ３Ｍ１０８６の動作を制
御するように与えられる。水平方向ループ・カウンタ１
０８６は水平方向ループ・メモリ１１０４にアドレスを
与える。
ループ・メモリ１１０４は繰り返されるパターンが何に
類似して見えるかを示すデータを保持する。メモリ１１
０４からの２４個の出力ビットのうちの１つがライン１
１０８を通して与えられて、ループの終わりがきたこと
を示す、残りの２３個のビットはＳｖＰプロセッサ１０
２への入力としてラッチ１１１Ｏ内にラッチされる。
作動にあたって、水平タイミング生成器（ＨＴＧ）９０
６はビクセル・クロック率でのタイミン、グ・エツジを
必要とするＳＶＰ回路、フィールド・メモリ装置、ＤＩ
Ｒ，ＤＯＲ１外部マルチプレクサ、Ｄ／Ａ変換器などの
ためのタイミング信号を発生する。これは１つのサンプ
ル・クロックの分解能まで下げたタイミング・エツジを
発生することができる。水平タイミング生成器は、また
、水平方向においてタイミングが何に見えるかを示す。
特殊効果を望むならば、水平方向タイミングは画像白画
像、多重画像、ズームなどのどれを望んでいるかに従っ
て変化することになる。このモードでは、水平方向タイ
ミングはデータの取り扱いを許す成る特定の水平ライン
で変更され得る。
第３５図は第３１図の定数変成器９０８のブロック図で
ある。５つの垂直タイミング生成器モード・ビットが定
数シーケンス・カウンタ１１６に与えられる。５つのビ
ットは３２の異なった定数ストリングまでを識別できる
。各定数ストリングは１５−ビットまで一出力バス輻９
４６を持ち得る。ライン１１１８上のＣ８Ｃ出力はル７
プ・アドレス値および定数シーケンス・メモリ１１２０
内に記憶された対応する繰り返し値をアドレス指定する
。定数シーケンス・メモリ・アドレスは定数ループ・カ
ウンタ１１２６のための出発位置を選定する。カウンタ
１１２６は指示位置で出発し、ループ・ビットの終わり
に達するまで増分する。○〜３１の範囲の繰り返し値は
リピート・カウンタ１１２８（ダウン・カウンタ）に与
えられる。リピート・カウンタがゼロまで減分すると、
ライン１１３０上の信号がカウンタ制御ロジック１１３
２に合図を送り、定数シーケンス・カウンタ１１１６を
増分させる。カウンタ制御ロジックはループ信号の終わ
りまでループ・カウンタ１１２６の増分も行う。定数ル
ープ・カウンタ１１２６は定数ループ・メモリ１１４２
に対する出発記憶場所を示す。定数ループ・メモリ１１
４２からの１６個の出力ビットはループ信゛号の終わり
を告げ、リピート・カウンタ１１２８を減分させる。
ループ・メモリ１１４２は個々のプロセッサ要素のため
の唯一の演算定数を記憶する。このデータはエミュレー
トされたフィルタの値を含む。
ＣＧ９０８はＨＴＧと同期して作動し、発生したデータ
をデータ入力レジスタへ刻時する０次いで、ＩＧの常駐
プログラムがこれらの定数をプロセッサ・レジスタ・フ
ァイルに転送する。定数生成器は１つのサンプル・クロ
ック期間の分解能を持つデータ・ストリームを発生する
ことができる。
第３６図は第３１図の命令生成器９１０をより詳しく示
している。命令生成器９１０はジャンプ・フラグ調停制
御ロジック１２４４を包含し、これは水平同期信号１２
１８、垂直タイミング生成器９０４からのモード制御信
号１２２０およびフラグ信号１２２２を受は取る。ジャ
ンプ・フラグ調停ロジック１２２４は７個のベクトル化
ジャンプ・アドレス・ビットのうちの５個を命令プログ
ラム・レジスタ・マルチプレクサ（ＩＰＲＸ）１２３０
の入力部１２２６に与える。ライン１２２６上の５個の
ビットは７個前部の最下位のビットである。
ジャンプ・フラグ調停ロジック１２２４は、また、命令
デコーダ１２３４ヘジヤンプ信号１２２８も与える。命
令デコーダ１２３４は多重出力信号を与える。ライン１
２３６は出力信号のうちの１つをジャンプ・フラグ調停
ロジック１２２４の入力に搬送する。ライン１２３８は
４ビット復号マルチプレクサ出力制御信号１２３８をＩ
ＰＲＸ１２３０へ搬送する。ライン１２４０は制御信号
を増分制御ロジック１２４２、大域回転アドレス生成器
（ＲＦＩ）１２４４および大域回転アドレス生成器（Ｒ
ＦＯ）１２４６に搬送する。ライン１２４０に与えられ
た４ビット制御信号は大域回転アドレス生成器１２４４
．１２４６に、それぞれのレジスタ・ファイルについて
のデータをロードあるいはシフトするように命令する。
増分制御ロジック１２４２に与えられた信号は、アドレ
ス・カウンタ１２９０．１２９２を、シングル命令動作
が実施されている場合には＋１増分にセットし、ダブル
命令動作が実施されている場合には＋２増分にセットす
る。
ＩＰＲＸ１２３０は１１ビツト命令アドレスをライン１
２４８を通して命令プログラム・レジスタ１２５０へ与
える。命令ポイント・レジスタ！２５０からの出力信号
１２５２は命令プログラム・メモリ１２５８のためのア
ドレスとなる。アドレス１２５２は■ＰＲＸ１２３ｏの
ホールド入力部１２５４にも与えられる。ホールド入力
部は、所望に応じて、読み出しのための出力メモリ・ア
ドレスを（呆持する。アドレス１２５２は＋１増分制御
ロジック１２５６へも与えられる。
増分ロジック１２５６はリターン・レジスタ１２６４を
増分させるか、あるいは、ＩＰＲＸ１２３０に次のアド
レスに進むように命令する。リターン・アドレスは呼び
出し入力信号によってラッチされる。
命令プログラム・メモリ（ＩＰＭ）１２５８はマイクロ
コードでＳｖＰシステム・アレイ命令セットを記憶する
。アレイ命令セットはここでは早期に与えられる。４４
個のビットの完全記述がそこに与えられる。命令プログ
ラム・メモリ１２５８からの４４個の命令ビットは、ア
レイ命令セットで述べたように、種々の位置へ分岐され
る。たとえば、ビット番号４３はブレークポイント・フ
ラグである。このビットはライン１２７０を経てブレー
クポイント・コントローラ１２７４へ与えられる。他の
制御ビットはＩＰＲＸ１２３０のベクトル、ジャンプ、
呼び出し入力部に与えられ、そして、命令デコーダ１２
３４（７）入力部１２３８へ与えられる。フラグを選定
するためのマスク値ビットはライン１２２３を経てジャ
ンプ・フラグ調停ロジック１２２４へ与えられる。ブレ
ークポイント・ビット読み出し中にブレークポイント・
コントローラ１２７４が使用可能とされているならば、
ブレーク信号がライン１２８０．１２８４へ与えられて
動作を停止させ、テストを行う。ブレークポイント・コ
ントローラ１２７４は、また、ブレークポイント・ライ
ン（ＢＰｌｉｎｅ）入力信号１２７６とリセット信号入
力１２７８も受は取る。命令ビットＯ〜２３は命令プロ
グラム・メモリ　（ＩＰＭ）１２５８から制御コード・
ラッチ１２８８へ分岐される。ビット２５〜３１はＲＦ
Ｏアドレス・カウンタ１２９０へ分岐される。ビット３
２〜３８はＲＦＩアドレス・カウンタ１２９２へ分岐さ
れる。ビット３９〜４２はリピート・カウンタ１２９４
と増分制御ロジック１２４２へ分岐される。増分制御カ
ウンタ１２４２命令デコーダからの入力１２４０も受は
取り、これは大域回転アドレス生成器（ＲＦＩ）１２４
４、（ＲＦＯ）１２４６へ４ビツト制御入力も受は取る
。制御コード・ラッチ１２８８からのラッチ命令出力１
１９４は補助レジスタ・コントローラ・ロジック１１９
６に与えられ、これはライン１１９８を通して大域変数
信号も受は取る。出力１１９４もライン１２００を通し
てマイクロコード・ビットＯ〜２３として直接与えられ
る。出力９４８はＳＶＰプロセッサ装置へ与えられる。
作動にあたって、命令生成器９１０はＳＶＰプロセッサ
に、所望のクロック率でデータのストリーム、命令、ア
ドレスおよび制御信号を送る。
生成されたマイクロコードは第１図のＳＶＰ　Ｉ　Ｏ２
のプロセッサ要素算術ロジック・ユニット、マルチプレ
クサ、レジスタなどを扱ったり、それに命令を与えたり
する。命令生成器９１０は、コア命令に加えて、ＳＶＰ
コア・プロセッサを単一のマイクロプロセッサのように
作動させる命令を生成することができる。このモードで
は、無条件ジャンプ、呼び出し、成る種のフラグ°テス
ト命令ｆｌａｇｏ、１などについてのジャンプのような
命令が実施される。フラグは外部でテストしても良い。
命令生成器９０１は垂直タイミング生成器９０４あるい
はマスク・コントローラ９０６から内部制御コードを受
は取ったり、水平タイミング生成器９０６からフラグを
受は取ったりすることができる。
作動中、命令プログラム・メモリ（ＩＰＭ）１２５８に
記憶されている命令マイクロコードが命令デコーダ１２
３４によって取り出され、解釈、実行される。復号信号
のいくつかは命令プログラム・レジスタ・マルチプレク
サ（ＩＰＲＸ）１２３０のアドレス選択として使用され
て命令プログラム・レジスタ（ＩＰＲ）１２５０にラッ
チされたアドレスを変更する。命令コードは種々のタイ
プの命令セット、たとえば、条件付きまたは無条件ジャ
ンプ、サブルーチン呼び出しまたはリターン、更新モー
ド値でのベクトル・アドレス指定、シングルまたはダブ
ル命令、入城変数の分布のための補助レジスタ制御、Ｒ
ＡＭ ＦＩＬＥ（０、ｌ〕アドレスのための大域回転などを制
御する。
ブレークポイント信号がデバッギング・ステージ中に主
張されたとき、ブレークポイント・コントローラ１２７
４はＩＰＲ１２５０の内容を所定の個にセットし、プロ
グラムの流れを特殊なサブルーチンに移動させ、ＳＶＰ
動作で処理されたデータをテストする。このブレーク機
能はびてお信号の所与のフレーム内でＢＰＬＩＮＥ１２
７６水平ラインのマスク可能入力によって制御され得る
。
リピート・カウンタ１２９４は、この命令コドと繰り返
しカウント数の組み合わせとして多数の連続した同一の
命令を示すことによってＩＰＭ１２５８内の必要量の記
憶場所を減らす。
たとえば、リピート・カウンタ１２９４がゼロでないと
き、命令プログラム・メモリは進まない。
これは、同じ命令が異なったアドレスでのみ繰り返され
るためである。これは多数の記・１場所に格納されるこ
となく１つの命令の繰り返しを許す。
命令セットで説明したように、命令リピート値はビット
３９〜４２としてマイクロコードで符号化される。
第３７図は第１図のコントローラ１２８とＳＶＰプロセ
ッサ装置１０２の別の接続関係を示している。オシレー
タ１１５７は、ライン１１５６を経て種々のｓｖＰシス
テム成分へタイミング信号を与えるように示しである。
オシレータは入力信号の水平、垂直同期信号によってト
リガされる。出力ライン１１６０ａ、１１６０ｂは定数
生成器９０８およびマルチプレクサ１１６４にクロッキ
ング信号を与える。クロッキング信号はライン１１５８
を経て命令生成器９１０にも与えられる。同様の接続が
必要に応じて他の構成要素についてもなされ得る。第３
７図において、マルチプレクサ１１６４は、データ入力
レジスタ１５４へのデータ・ソースとして、入力ゲイジ
タル化ビデオ信号あるいは定数生成器９０ｇからの定数
を選ぶ。データ入力レジスタ１５４への他の入力は第１
図のフィールド・メモリ１２０のようなフィールド・メ
モリその他のデータ・ソースからの出力を含む。
定数は、データ処理中に使用するために、個々のプロセ
ッサ要素レジスタ・ファイルへ所定のパターンで与えら
れる。定数生成器は各プロセッサ要素に、所望に応じて
、独特の定数値を持たせる。それと対照的に、大域変数
はすべてのＳＶＰプロセッサ要素、に同じものを与える
。入力ビデオ信号との衝突を避けるために、定数は入力
ビデオ信号とは別個にロードされる。定数は、水平タイ
ミング生成器９０６によって与えられるタイミングで、
ＤＩＲ１５４ヘシフトされる。ビデオ用途においては、
すべての水平ラインと同じ頻度で新しい定数を与えるこ
とができる。
第３８図は第３５図の定数生成器アーキテクチャの別の
実施例を示す。第３８図の回路は、出力ライン１１２２
．１１７８．１１２４を有するシーケンス・メモリ１１
２０（タイミング・パターン番号を受は取るための入力
ライン１１７９を有する）を包含する。出力部１１２２
はループ・カウンタ１１８２ヘループ・パターン番号を
与え、このカウンタがライン１１８４を経てループ・メ
モリ１１４２ヘアドレスを与える。出力部１１７８はタ
イミング・シーケンス信号の終わりを制御ロジック１１
３２へ与え、この制御ロジックはライン１１８８を経て
ループ・メモリ１１４２からループ信号の終わりも受は
取る。出力部１１２４は命令パターンの反復回数を示す
Ｎ−ビット数をリピート・カウンタ１１２８に与える。
第３９．４０図はシーケンス・メモリ １１２０およびループ・メモリ１１４２内に記憶されて
いる内容の例である。第３９図において、カラム■はメ
モリ１１２０内に記憶されたパターンのタイミング・パ
ターン数についてのエントリを有する。カラム■はタイ
ミング・シーケンス信号の終わりについてのエントリを
有する。この例において、信号は、１つのストリングに
続いて論理高または１、あるいは、いくつかのループ・
パターンが繰り返された場合には論理低または０である
。ループ・パターンが１つだけの場合、ただ１つのビッ
トが与えられる。カラムｍは各ループ・パターンについ
ての反復回数についてのエントリを有する。カラム■は
繰り返そうとしているループ・パターンの数についての
エントリを有する。
第４０図はループ・メモリ１１４２の内容を示して°お
り、カラム■は第３９図のカラム■に対応するループ・
パターン数についてのエントリを有する。カラム■はル
ープ信号の終わりについてのエントリな有する。この信
号は複数のゼロに続いて論理高またはｌとなる。この例
において、メモリ１１４２には４つの異なったループが
格納されるウカラムｍは繰り返されるべき定数を示しで
いる。
第４１図はＳＶＰプロセッサ装置１０２にタイミング・
パターン＃４の定数を与えるための事象のシーケンスに
ついての流れ図である。シーケンスは、プログラム命令
が定数生成器９０８にＳＶＰプロセッサ１０２に定数を
与えるように命令したときに位置１１９８で始まる。シ
ーケンスはステップ１２００へ進み、タイミング・パタ
ーン数をカウンタ１１１６へ入力する。カウンタ１１１
６からのタイミング・パターン数はシーケンス・メモリ
１１２ｏ内でパターンのシーケンスをアドレス指定する
のに用いられる。タイミング・パターン数はこの例では
４つである。次いで、シーケンスはステップ１２０２へ
進み、カウンタ出力１１１８がタイミング・パターン・
シーケンス＃４のための出発記憶場所をアドレス指定す
る。次に、シーケンスはステップ１２０４へ進み、シー
ケンス・メモリ１１２０が制御ロジック１１７０に合図
を送って、シーケンス・カウンタ１１１６をゼロにリセ
ットさせる。シーケンスは、次いで、ステップ１２０６
へ進み、シーケンス・メモリ１１２０がリピート・カウ
ンタ１１２８ヘループを繰り返す回数をロードし、ルー
プ・カウンタ１１８２へ最初のループをロードする。こ
の例において、タイミング・パターン＃４には３つのル
ープがある。最初のループ、ループ・パターン＃３は３
１回繰り返されることになっている。第２のループもル
ープ・パターン＃３であり、これは３１回繰り返される
。５ビツト・アドレスが、この例では、最大反復回数を
３１にセットする。ビット幅を変えることによって、も
っと大きい数を示すこともできる。本ケースでは、３１
回より多い回数繰り返したい場合には、同じループ・パ
ターンを繰り返すだけで良い。これはタイミング・パタ
ーン＃４で行われる。
ステップ１２０６の後、シーケンスはステップ１２０７
へ進み、シーケンス・メモリ１１２０がリピート・カウ
ンタ１１２８へ最初のループ・パターンの反復回数をロ
ードする。この例では、これは＃３である。ループ・カ
ウンタ出力はループ・メモリ１１４２における記憶場所
をアドレス指定する。シーケンスはステップ１２０８へ
進み、ループ・メモリ１１７４がループ＃３に対応する
定数のストリングを出力する。この例では、定数ストリ
ングは８−５−７−３−２−１９である。次に、シーケ
ンスはステップ１２１０へ進み、制御ロジック１１３２
が各定数が通過する毎にループ・カウンタ１１８２を増
分する。ステップ１２１２で、ループ・ビットの終わり
を制御ロジック１１３２が検出しないならば、ループ内
の最後の定数が通過し、ループ信号の「１」端が来るま
でステップ１２０８から動作が繰り返される。次いで、
シーケンスはステップ１２１４へ進み、制御ロジック１
１７０がループ・カウンタ１１８２をリセッ、トシ、そ
れぞれ、ライン１１８６．１１９２上の信号を介してリ
ピート・カウンタ１１２８を減分する。次に、シーケン
スはステップ１２１６へ進む。このステップ１２１６で
、リピート・カウンタ１１２８がゼロに達していなかっ
たならば、シーケンスはステップ１２ｏ７へ戻る。リピ
ート・カウンタ１１２８がゼロに達していれば、シーケ
ンスはステップ１２２１へ進み、制御ロジック１１３２
がシーケンス・カウンタを＋１増分し、シーケンスはス
テップ１２０６へ戻り、これらのステップが繰り返され
る。ステップ１２２３で、シーケンス・カウンタのカウ
ント数がシーケンスの数よりも大きい場合には、動作は
ステップ１２２７で停止する。
域　転アドレス・カウンタｆＲＦＯ１ＲＦＩのため第４
２図において、ここには、本ＳｖＰ装置１０２で実現で
きる、Ｎ−ビット分解能の５極式有限インパルス応答（
ＦＩＲ）フィルタ７９２が示しである。第１８図の第２
最近接アーキテクチヤを使用することによって、２Ｎ個
の命令を単一近接アーキテクチャにわたって節減できる
。たとえば、後に説明する命令セットに言及すれば、プ
ロセッサ１０２はＮ個のビットを２ＬからＩＬへ動かし
て加算を行うのにＮ個の命令を必要とすることがわかる
。同様に、Ｎビットを２ＲからＩＲへ動かすには、Ｎ個
の命令が必要である。
第２最近接接続を持つことによって、羊−の近隣通信ネ
ットワークについて２Ｎ個の命令が節減される。たとえ
ば、１２ビツトＦＩＲが実現されている場合、第２最近
接配置は単一近隣ネットワークの実行時間の６８％より
短い時間で良いことになる。
ＳｖＰがソフトウェア・プログラマブル装置であるので
、第４２図のＦＩＲ（水平フィルタ）に加えて、種々の
フィルタおよび他の機能を実現できる。その例としては
、垂直ＦＩＲフィルタ、時ＦＩＲフィルタ、ＩＩＲフィ
ルタ（垂直・−時）がある。
第４３図において、ここには、４つのライン・メモリが
示しである。すなわち、８ビツト・ライン・メモリ８２
４と、６ビツト・ライン・メモリ８２６と、２つの４ビ
ツト・ライン・メモリ８２８．８３０である。これらの
ライン・メモリは本ＳＶＰ装置１０２でエミュレートさ
れ得る。
この技術を説明するために、ここで、第４４ａ図がビッ
ト位置００〜７Ｆ（０〜１２７）を有するレジスタ・フ
ァイル、たとえば、プロセッサ要素ｎのＲＦＯを示して
いると仮定する。第４４ａ図のレジスタ・ファイルは多
数の部分に分解し得る。この例では、レジスタ・ファイ
ルは２つの上下の部分（必ずしも等しくない）に分解さ
れる。
上方部分はビット位置００〜３Ｆを含む。下方ビット位
置は４０〜７Ｆである。もし上方部分が大域回転メモリ
として示されているならば、下方部分は通常の作業用レ
ジスタ・ファイルとして用いられ得る。理解を容易にす
るため、大域回転部分は、たとえば、ｒＱＪビットの「
Ｐ」ワードとして再編成され得る。ここで、ＰＸＱは全
大域回転スペース以下である。これが第４４ａ図の上方
部分の展開図である第１８ｂ図に示しである。第４４ｂ
図の大域回転領域の各ラインは水平姿勢で積み重ねた状
態に置き換えられたレジスタ・ファイルの８ビツトを含
む。このメモリ領域の１つのアドレスが指定されると、
それは全大域回転スペース内で［回転値＝ＱＪモジュラ
ス分だけオフセットされる。こうして、メモリ・バンク
を通じてデータをシフトすることを必要とせずに、レジ
スタ・ファイルの個々のライン・メモリ・サブセットが
循環回転させられる。これが次の例に示しである。
第４３図の４つのライン・メモリが第４４ｂ図の大域回
転領域に格納されており、そして、大域回転命令が実施
される場合、データについての見かけ上の効果は次の通
りである。Ｂ−−Ｃ。
Ｃ−−Ｄ、Ｄ−−Ｅ、Ｅ−−Ｇ％Ｇ−−Ｈ。
Ｈ−−Ｍ：！３よびＪ、Ｍ−→Ｎ、Ｊ−−に、Ｎおよび
に一→Ｂである。−瞥して、動きＥ−−Ｇ、Ｈ−−Ｍお
よびＪ、Ｎおよびに一−Ｂは、大域回転に先立って存在
する古いデータが単にシフトされただけのように思える
ので、エラーであるように見える。しかしながら、それ
は当たっていない。なんとなれば、大域回転の直後に、
新しいデータ値Ａ、Ｆ、■、Ｌがそれらの位置に書き込
まれ、古い値Ｅ、Ｈ，に、Ｎが失われるからである。こ
れはライン・メモリで予想される通りである。１−水平
デイレイをエミュレートするために、各水平ライン時毎
に大域回転命令が実行される。ＳＶＰハードウェアはＱ
の値および大域回転スペースの最大値のセツティングを
可能とする。
第４５図は第３６図のレジスタ・ファイル０　（ＲＦＯ
）１２４６についての大域回転アドレス生成器の論理図
である。第３６図のレジスタ・ファイル１　１２４４の
ための大域回転アドレス生成器は同じであり、したがっ
て、次の説明は両方の生成器に当てはまる。大域回転ア
ドレス生成器１２４６はライン１２８１を経てレジスタ
・ファイルＯアドレス・カウンタから相対レジスタ・ア
ドレスを受は取る。この相対アドレスはライン９４８を
経てレジスタ・ファイルＯにおけるレジスタ位置をアド
レス指定するように与えられる。マイクロコード・ビッ
ト３２〜３７はライン１３７４．１３８２を経て命令プ
ログラム・メモリ１２５８から与えられた１１個のビッ
トのうちの６個である。ライン１３７４を経て与えられ
た６個のビットは、全レジスタ領域における、回転ステ
ップ中に回転させられるレジスタの量を定める。これは
、先の例では、ワード長Ｐである。工学設計目的のため
に、ビット３２〜３７で定められる（ａは、この例では
、２の因数によって基準化される。基準化されたＰ値は
レジスタ１３７０に与えられる。ライン１３８２を経て
命令プログラム・メモリ１２５８から与えられたマイク
ロコード・ビットＣ４８〜４２は、先の例では、全大域
回転面積すなわちＱを定める。工学設計目的のために、
回転面積は８の因数で基準化される。基準化されたＱ値
はレジスタ１３８０へ与えられる。
大域回転を始めようとするとき、第３６図の命令デコー
ダ１２３４ライン１２４３Ａを経てＲＦＯへ信号ＬＭＲ
ｘ　（ＲＦＯに対してはＸ＝０、ＲＦＩに対してはＸ＝
１）を与える。信号ＬＭＲｘはモジュラス・レジスタ（
ＭＯＤＲＥＧ）１３８０、回転値レジスタ（ＲＯＴＶＡ
Ｌ　　ＲＥＧ）１３７０およびオフセット・レジスタ（
ＯＦＳＴ　　ＲＥＧ）１４５０に与えられる。０ＦＳＴ
　　ＲＥＧ１４５０の機能については後に説明する。信
号ＬＭＲｘはライン１３７４．１３８２上に存在する値
をそれぞれレジスタ１３７０．１３８０にロードし、レ
ジスタ１４５０をリセットする。大域回転を使用する前
ニユ、−度、ＬＭＲｘ命令を実行するだけで良い。大域
回転サイズが変っていないか、あるいは、新しい大域回
転が始まっていない場合には、再実行する必要はない。
加算器（ＡＤＤ−ａ）１３９０がＲＯＴＶＡＬ　　ＲＥ
Ｇ１３７０（７）内容を０ＦＳＴＲＥＧ１４５０の現内
容に加える。ライン１３９６に与えられた０ＦＳＴ　　
ＲＥＧ出力はそのレジスタ・ファイル絶対アドレスとラ
イン１２９１に与えられたレジスタ・ファイル相対アド
レスの差の半分である。ＡＤＤ−ａはライン１６００を
通して減算器−ａ１３７３の「＋」入力部とデータ・セ
レクターａ１３７２の「１」入力部に新しいオフセット
値を出力する。減算器−ａ１３７３はＭＯＤ　　ＲＥＧ
１３８０からモジュラス値の４つの最上位ビット（ＭＳ
Ｂｓ）を引き、そして、ＡＤＤ−ａ１３９０から６ビツ
ト出力を引く。このｆｌ、算を実行する前に、２つのゼ
ロ最下位ビット　（ＬＳＢｓ）がレジスタ１３８０から
大域回転領域出力値へ加えられる。
２つのゼロＬＳＢｓの加算は、大域回転領域出力を４倍
する。減算器１３７３はオプションであり、オフセット
値が定められた大域回転領域の外側にあるかどうかをテ
ストする。この例では、減算器出力が正（論理低）の場
合、オフセット値は大域回転領域内にある。データ・セ
レクタ出力１６ｏ２はデータ・セレクターａ１３７２の
ｒＯＪ出力部に与えられる。
データ・セレクタ１３７２は、セレクタ出力が正の場合
、減算器１３７３の出力を入力として選ぶ。ＡＤＤ−ａ
１３９０からの出力は、セレクタ出力が負である場合（
オフセット値が大域回転領域の外にある場合）に選ばれ
る。データ・セレクターａ１３７２から出力された新し
いオフセット値は、命令生成器から信号ＧＲＬｘ１２４
３によって刻時されたとき、オフセット・レジスタ１４
５０によってラッチされる。ＧＲＬｘ命令が実行されて
大域回転を開始する。これは、通常、走査線の始めある
いは終わり、または、ＤＩＲからＲＦＯへ、または、Ｒ
ＦＩからＤＯＲへの転送の前に生じる。
次に第４５図の入力ライン１２９１を参照して、レジス
タ・ファイル相対アドレスを定める７つのビットは、コ
ンパレータ（ＣＯＭＰ）１４４０への１入力として、そ
して、データ・セレクターｃ　（ＤＳＥＬ−ｃ）１４２
０への１入力として与えられる。ＣＯＭ　Ｐ　１４４０
へ与えられた７つのビットは８ビツト入力のうちのＬＳ
Ｂビットである。ＭＳＢはライン１３７９に与えられた
ゼロビットである。ＣＯＭＰ１４４０への第２入力はＭ
ＯＤ　　ＲＥＧ１３８０からの５ビツト出力である。５
つの出力ビットはＣＯＭＰ１４４０へ８ビツト入力のう
ちの最上位ビットを与える。３つのＬＳＢビットはライ
ン１３７９からゼロとして与えられる。コンパレータ１
４４０は相対アドレス１２９１をモジュラス値レジスタ
１３８４の出力と比較する。前述したように、出力１３
８４は基準化値である。３つのゼロＬＳＢの加算は、基
準化値を８倍する。コンパレータ１４４０は大域回転に
ついてのテストを行う。相対アドレスがモジュラス・レ
ジスタ１３８０出力以上である場合には、アドレス指定
されたレジスタ・ファイルは定められた大域回転領域の
外にあり、大域回転は実施されない。コンパレータ出力
１３８８はＯＲゲート１３７６へ２つの入力のうちの１
つとして与えられる。第２入力はマイクロコード制御ビ
ットＣ２（レジスタ・ファイル１がアドレス指定されて
いる場合にはＣ５）である。先に述べたように、もしマ
イクロコード・ビットＣ２（またはＣ５）が１である場
合には、アドレス指定はＤＩＲ（ＤＯＲ）または補助レ
ジスタに行われる。もしＣ２（Ｃ５）が１の場合には、
大域回転は行われない。相対アドレスがレジスタ・ファ
イルの外にある場合には、大域回転領域データ・セレク
タＤＳＥＬ−ｃ１４２０は、ＯＲゲート１３７６から出
力された信号に応答して、その絶対アドレス出力９４８
として相対アドレス入力を選ぶ。
減算器−す、５ＵＢ−ｂ、１４００は２つの入力のうち
の１つとして相対アドレスを受は取る。
他の入力はオフセット・レジスタ１４５０出力１６０４
プラス加算されたＯ　　ＬＳＢビットである。減算器−
ｂ１４００はオプションであり、大域回転テストを実施
する。減算器−すは相対アドレス値１２９１と定められ
たオフセット値の間の引き算を行う６ライン１４０２上
の出力は絶対アドレスである。絶対アドレス値１４０２
は、２つの入力の１つとして、加算器（ＡＤＤ−ｂ）１
４１０に与えられ、もう一方の入力として、データ・セ
レクターｂ　（ＤＳＥＬ−ｂ）１４１９へ与えられる。
もし出力１４０２が負であれば、ＤＳＥＬ−ｂ１４１９
への信号１３９４がそれをしてＡＤＤ−ｂからの出力１
６０６を絶対アドレスとして選ばせる。
ＡＤＤ−ｂは、負のアドレスがないので、負アドレスの
発生を抑える。ＡＤＤ−ｂ　１４１０はモジュラス・レ
ジスタ値１３８４　（３つの加算０ＬＳＢビツトと共に
）を減算器−ｂ出力１４０２へ加える。これにより、Ａ
ＤＤ−ｂからの絶対アドレス出力は正となる。第４２ｃ
図は前述の事象シーケンスについての流れ図であり・流
れ図４２ａの続きである。
前記の第４２図の論理図において、ＡＤＤ−ａは６ビツ
ト加算器であり、ＡＤＤ−ｂは６ビツト加算器であり、
５ＵＢ−ａは４ビツト減算器であり、５ＵＢ−ｂは６ビ
ツト減算器であり、ＤＳＥＬ−ａは４ビツト・データ・
セレクタであり、ＤＳＥＬ−ｂは４ビツト・データ・セ
レクタであり、ＤＳＥＬ−ｃは６ビツト・データ・セレ
クタであり、ＣＯＭＰは８ビツト・コンパレータである
。
［ＭＯＤ　　ＲＥＧＩの値はくモジュラス値〉／８であ
り、次の通りである。
〈モジュラスＩ直＞＝０．　８、１６、２４゜　　・・
・　１１２、　１２０、１２８（ＭＯＤＩ　＝０．１．
２．３．・・・１４．１５．１６［ＲＯＴ　　ＶＡＬ　
　ＲＥＧＩの値はく回転値〉／２であり、上記の例の場
合、０と［ＭＯＤＲＥ　Ｇ　］　”４の間の任意数であ
る。
もし命令生成器（ＲＥＬ　　ＡＤＲＳ）からの相対アド
レスが［ＭＯＤ　　ＲＥＧ］’８の内容以上であるなら
ば、（ＲＥＬ　　ＡＤＲＳ）はＤＳＥＬ−Ｃによって出
力される。さもなければ、モジュロ・アドレスはＤＳＥ
Ｌ−ｃによって出力されて大域回転を実施する。
（ＲＥＬ　　ＡＤＲＳ）＜［ＭＯＤ　　ＲＥＧＩ”８の
場合、（（ＲＥＬ　　ＡＤＲＳ）−［０ＦＳＴＲＥＧＩ
　”２）ｍｏｄ　（［ＭＯＤ　　ＲＥＧＩ　”８（ＲＥ
Ｌ　　ＡＤＲＳ）＞＝　［ＭＯＤ　　ＲＥＧＩ　”８の
場合、（ＲＥＬ　　ＡＤＲＳ）である。
第４６ａ、４６ｂ図は大域回転についての流れ図の一部
である。
第４７図において、コントローラ１２８から受は取られ
たアドレス、データ制御信号その他の信号のパイプライ
ン化のための回路が例示しである。図示の回路はファク
タ生成器１４４０へ入力１４３８を与えるアドレス・バ
ッファ１４３６を包含する。これの出力はドライバ１４
４４によってファクタ・デコーダ１４４８をアドレス指
定するように与えられる。デコーダ１４４８の出力１４
５０はライン１４５４へ与えられたサンプル周波数で刻
時されるラッチ１４５２へ与えられる。ラッチ１４５２
はクロッキングとライン１４５８上の活性低入力との間
でリセットされ得る。ラッチ１４５２の出力は、制御の
下に、たとえば、データ入力レジスタ、入力レジスタ・
ファイル、出力レジスタ・ファイルまたはデータ出力レ
ジスタのワードライン１４６２の制御の下に、このセク
ションの制御ライン入力に与えられる。
外部コントローラが用いられる場合、チップパッド・コ
ンタクト】４３２は制御信号をＳＶＰコア１０２へ入力
するように与えられる。第４７図のタイプの回路はＤＯ
Ｒ側でも使用され得る。第４８図はバイブライン回路に
ついての種々の入力、出力の表である。
第４９図において、ここに示すタイミング図は、先に実
行された命令のアウトカムな決定する必要なしにＳＶＰ
へ連続的に信号を与える能力から生じる装置の改良速度
を説明するものである。
信号１４３１は外部コンタクト・パッド１４３２を経て
ＳＶＰ装置１０２コアに与えられる有効メモリ・アドレ
ス信号である。信号１４５０はアドレス・デコーダ１４
４８の復号信号出力である。信号１４６２は、たとえば
、ＤＩＲワード・ラインへ与えられるドライバ１４５６
の信号出力を示している。時刻ｔｏで有効アドレス信号
が与えられた場合、信号は復号され、時刻ｔｌでラッチ
１４５２へ与えらｎる。
方、時刻ｔ３で信号はラッチされる。サンプリング時、
復号アドレスは選定されたワード・ラインへ与えられる
。動作速度は、先の信号が実行される前にアドレス・バ
ッファへ後続の信号を連続的に与えることによってかな
り改善される。本回路において、ラッチは、新しいアド
レス（次の動作のためのもの）が入力バッファ、ファク
タ生成器／ドライバおよびアドレス・デコーダを通して
パイプライン化している間に現行動作のアドレスの状態
を保持する。先に述べたように、本パイプライン化技術
は、データ信号、制御信号、命令、定数および実際に所
定のシーケンスで与えられるすべての他の信号へ適用で
きる。
第５０図において、ここには、大力バッファをラッチと
して構成することによって信号をさらにパイプライン化
する方法を示している。これらのラッチは、次に、リセ
ット１４８２またはサンプル信号１４８４あるいはこれ
ら両方の成る程度の導出によってリセット、刻時され得
る。コンタクト・バッド１４８６はマスタ・クロック入
力信号を受は取り、この信号はパイプライン化システム
を通じて最終的に与えられる。同様に、クロック生成器
１４９６はシステムのためのラッチ・リセット信号を発
生する。このタイプの装置はコントロー２からのすべて
の制御、アドレス信号のために設けることができる。
第５１図は大域変数の分布を制御するのに適したコント
ローラ回路を示している。先に述べたようなコントロー
ラはＳＶＰ処理要素ヘアドレス指定、制御、データ信号
を与える。ＳＶＰへ変数をロードし、これらの変数を全
体的に分布させるために、第５１図のコントローラ・ハ
ードウェアを使用し得る。
図示のように、このコントローラは、１セツトの補助レ
ジスタ１５７０と、ＳＶＰ処理要素のＭ個のレジスタを
変調して変数を分布させるアドレス指定構造とを含むよ
うに修正し得る６補助レジスタおよび変調部１１９６は
ＲＡＭメモリのような補助記憶レジスタ１５１０と２−
−１マルチプレクサ（？／［ＵＸ）１５７４とを包含す
る。補助レジスタ１５７０は８ビツト・ロード・データ
入力部１５６２、データ書き込み入力部１５６４および
５ビツト×１として編成されるレジスタ・アドレスまた
は読み出しボート１５６８を有する。
補助レジスタ出力１５７２はＭＵＸ１５７４の高入力部
をトリガするように与えられる。
ＭＵＸ１５７４への低入力はイブコード出力のビットＣ
１８である。ライン１５７６はＭＵＸ１５７４へ補助レ
ジスタ命令イネーブル信号を与える。補助レジスタ１５
７ｏは後にもつと詳しく説明する。
第５１図を参照して、ここには、１つのプロセッサ要素
のレジスターファイルｌ　（ＲＦＩ）およびデータ出力
レジスタ（ＤＯＲ）のメモリマツプが示しである。前述
したように、メモリ・マツプ内の補助レジスタ・アドレ
スはＲＦＩ／ＤＯＲのための未使用アドレスの一部であ
る。作動にあたって、メモリ内のＤＯＲアドレス「上方
の」領域をアドレス指定する作用は補助レジスタを選定
する。補助レジスタ内に記憶されたデータはそれぞれ８
ビツトの４ワードとして書き込まれるが、それぞれ１ビ
ツトの３２ワードとして読み出される。補助レジスタ・
ビットの状態が読み出された時、補助レジスタ出力かオ
リジナルのイブコード・ビットＣ１８のいずれかが、補
助レジスタＭＵＸイネーブル・ラインの状態に応じて、
Ｍレジスタ・データ・セレクタＭＵＸへ直接送られる。
オプコードＣ１９、Ｃ２０が共に１であれば、Ｏかｌが
レジスタＭで選ばれる。すなわち、（Ｃ２０，Ｃ１９，
Ｃｌ８）＝（１１０）ならば、Ｍ出力＝０、（Ｃ２０，
Ｃｌ９．Ｃ１８１＝（１１１）ならば、Ｍ出力＝１゜第
５２図は第３６図の補助レジスタ・コントローラ・ブロ
ック１１９６を示している。全部で３２個の１ビツト大
域変数を記憶するためのレジスタ・セット内には４個の
８ビツト・レジスタ１６０８Ａ−Ｂがある。これらの変
数はライン１５６２を経てレジスタに与えられる。各レ
ジスタ・セット１６０８Ａ−Ｂはライン１５６３を経て
補助レジスタから書き込みクロック信号を受は取るクロ
ック信号入力部を有する。各レジスタ・セットは、ロー
ド（ＬＤ）または書き込みイネーブル入力部１６１０と
ｌ−→４デコーダ１６１６からの出力部として接続され
た出力イネーブル（ＯＥ）１６１２とを包含する。レジ
スタ１６０８Ａ−Ｈのための読み出し／書き込みイネー
ブルはそれぞれのライン１６１４Ａ−Ｂを経て対応する
デコーダ出力部へ接続される。２ビツト・レジスタ・ア
ドレスは２−−１データ・セレクタ１６２０からライン
１６１８を経てデコーダ１６１６へ与えられる。データ
・セレクタ１Ｇ２０は３つの入力部を有する。入力部１
２９５はライン１５６２を通して与えられた８ビツトで
書き込まれたレジスタを識別する２ビツト・アドレスで
ある。入力部９４８Ａは読み出されるべきレジスタを識
別する２ビツト・アドレスである。この２ビツトはレジ
スタ・ファイル・アドレス・ビットのうちのビット３．
４である。入力部１２９５または９４８Ａのいずれかは
補助書き込みイネーブル・クロック信号１５６４によっ
て選ばれる。ビット０〜　　は８−−１データ・セレク
タ１６２２のセレクト入力部へ与えられる。デコーダ１
６１６が成る特定のレジスタへ出力イネーブル信号を与
えると共に、クロック信号がレジスタ・クロック入力部
に存在するとき、レジスタ・ファイル・アドレス・ビッ
ト０〜２はライン１５７２を経て２ｔｏｌデータ・セレ
クタ１５７４へ入力するためのレジスタ・セット内のビ
ットを識別する。先に述べたように、データ・セレクタ
１５７４はＳｖＰプロセッサ・アレイへ入力するための
Ｃ１８′ビツトまたはオリジナルのＣ１８ビットのいず
れかとして１つの大域変数を選ぶ。この選択は、レジス
タ・アドレス・ビット５．６およびＣ５制御ビットによ
って決定される。上記の例はレジスタ・ファイルｌへの
大域変数のアドレス指定について詳しく説明したが、こ
の原理はレジスタ・ファイル０をアドレス指定するのに
も応用できる。レジスタ・ファイルＯをアドレス指定し
たとき、制御ビットＣ５は制御ビットＣ２となる。
ＲＦＩ、ＤＯＲのためのメモリ・マツプ（表４）におい
て、補助レジスタのアドレスは予約領域にある。しかし
ながら、ハードウェアｌｉ命令生成器９１０内に設置さ
れている。こうして、補助レジスタは１セツト（Ｎセッ
トではない）のレジスタで実現できる。レジスタ・ビッ
トは、ＤＯＲと異なって、１つのアドレス値によっての
みアドレス指定される。ここで、Ｎ個のビット（すなわ
ち、処理要素の数と一致する１０２４個のビット）は１
つのアドレス値によって同時にアドレス指定される。Ｓ
ＶＰコアの物理的なメモリの外側のアドレスが作られた
ときに、補助レジスタはアドレス指定される。
第５３図において、例として、ＲＯＭメモリを有するＳ
ＶＰコントローラがコントローラ・メモリのメモリ要件
を低減するための回路と組み合わせて示しである。簡単
に言えば、この低減はリピート・カウンタ１５８８のカ
ウント／ホールド入力を図示のようにコントローラに通
じるプログラム・カウンタ１５８４へ加えることによっ
て行われる。コントローラ・データおよびアドレス位置
はプログラム・カウンタのＮビット出力によって順序付
けされる。プログラム・カウンタは、それぞれ、信号入
力部１５９６．１５９８を経て刻時、リセットされる。
コントローラは複数の出力信号、すなわち、１６までカ
ウントアツプできる、リピート・カウンタ１５８８への
入力である４ビツト・カウント信号１６００と、ラッチ
１５９０によってラッチされるマイクロコードまたはマ
イクロ命令とも呼ばれる２４ビツト・イブコード１６０
２と、ＲＦＯオペランド・アドレスに対するアップ・カ
ウンタ１５９２によって使用される７ビツト・アドレス
１６０４と、ＲＦＩアドレス・アップ・カウンタ１５９
４を経て与えられる同様の７ビツト・アドレス１６０６
とを与える。さらに、１ビット制御信号１６０７が制御
口シック１５８６に与えられてシングルあるいはダブル
どちらの命令が実現されつつあるかを示す。
リピート・カウンタのリプル桁上げ出力はプログラム・
カウンタのカウント／ホールド入力部に入力されて、リ
ピート・シーケンスが終了するまでこのプログラム・カ
ウンタの動作を停止させる。ひとたびこの命令が適正回
数繰り返されると、リプル桁上げ信号がプログラム・カ
ウンタにその動作を再開させる。このリプル桁上げ信号
は制御ロジックにも入力されてそれを所与の条件につい
ての適正な状態に置く。すなわち、リピート・カウンタ
が作動しているならば、制御ロジックは２ビツト・コー
ドをレジスタ・ファイル・アップ・カウンタへ出力し、
それをカウント・モードに置く。リピート・カウンタが
作動していなければ、レジスタ・ファイル・アップ・カ
ウンタはラッチ・モードに入る。この２ビツト出力は、
カウントがシングル命令モードについては１、ダブル命
令モードについては２を掛けるべきかどうかも示す。
２ビツ ト加算の例が上記回路の利点を説明す る。
２つの３２ビツ ト ワードの加算についての 命令セットが表２７に省略した形で示しである。
表　　２７ １）＆ｌ＝ｌ　、　Ａ＝ＲＯ（１１、Ｂ＝Ｒ１（１１，
Ｃ＝Ｏ，Ｒ１（１１＝ＳＭ）２）Ａ＝ＲＯ（２１，Ｂ＝
Ｒ１（２１，Ｃ＝ＣＹ、Ｒ１ｉ２１＝ＳＭ　　　１（３
１，（３１，（３１・　　　　） ＋１１１１） ＋１１１） ＋１１１１） ［）　　　゛　ｆ３ｏ）　　　　　　　（３０）　　　
　　）Ａ＝ＲＯｆ３１］、、　８％Ｒ１（３１１、Ｃ＝
ＣＹ、旧（３１）　＝ＳＭ）３）Ａ＝ＲＯ（３２１、Ｂ
＝Ｒ１（３２１、Ｃ＝ＣＹ、　Ｒ１（３２）　＝ＳＭ４
１　　　　　　　　　　　　　　　　Ｃ＝ＣＹ、Ｒ１（
３３１＝ＳＭ［ダブル命 令４３０ 命令を １５命令 に圧縮 次いで、 １５命令 を　　１　　命 令に圧 縮すること を「リピート する」 先に説明した２つの４ビツト・ワード加算例（表２５） に関連して考察した場合、 命令セラ ト のうちの命令２〜３ を ５個のダブル命令に圧 縮することができることは明らかである。
次いで リ ピート カ ウンタ ・モードを実施するこ と に よって、 ５個のダブル命令は含まれるハード ウェアによって１５回繰り返してただ１つの命令として
組み立てることができる。したがって、２つの３２ビツ
ト・ワードの加算は３３個から４個の命令まで減らされ
る。リピート・カウンタが使用中のとき、プログラム・
カウンタが停止し、２つのアドレス・カウンタがシング
ル命令についてはｌを自動増分し、ダブル命令について
は２を自動増分する。上記の説明から明らかなように、
本発明に従って行われるようなコントローラ・メモリ減
少はダブル命令と同時に使用するしないにかかわらず実
現され得る。たとえば、上記の３２ビット加算例をダブ
ル命令なしに実現した場合、リピート・カウント・ビッ
ト値が増大してより大きいリピート・カウント数に備え
ることもできるし、あるいは、最初のリピートを２回実
施することもできる。
第５４図は本同期ベクトル・プロセッサ／コントローラ
・チップの別の実施例を示している。第５４図において
、命令生成器の補助レジスタはＳｖＰプロセッサ・アレ
イを持つチップ上に設けられている。先に述べたように
、コントローラ１６２６およびｓｖｐ装置１６２８は製
置１６３０を形成している１つのシリコン・チップ上に
設けることができる。クロック・オシレータ１６３２は
伝送されてきたテレビジョン信号に対してフェーズロッ
クされ、コントローラ部にクロッキング信号を与える。
クロック・オシレータ１６３４は、一般に、ＳＶＰ作動
速度と合うように刻時される。
第１図およびそれに関連した記述は、ＳｖＰ装置および
コントローラをテレビジョン・システムにどのようにし
て組み込むかを説明している。また、そこには、ビデオ
カセット／テープ・レコーダ１３４の出力１３６を伝送
ビデオ信号の代わりにＳＶＰプロセッサにどのようにす
れば与えることができるかも示されている。あるいは、
ＳＶＰ装置／コントローラ・システムは、ビデオ・テー
プ・レコーダ内に直接組み込んでも良い。
これを行う方法の一例が第５５図に示しである。
ブロック１６３０はシステム１６２９のための１つある
いはそれ以上のＳＶＰ装置を含み得る。
システム１６３０は複合または５−ＶＨＳビデオ信号の
同調受信のための普通のチューナ回路１６４４を包含す
る。カラー分離・復調回路１６４２は同調信号を処理し
、出力は先に述べた要領でＳｖＰシステム１６３０に与
えられる。処理済みの信号出力は回路１６４０によって
カラー変調され、複合ビデオ信号または５−ＶＨＳビデ
オ信号のいずれかが変調器１６４０から出力される。複
合ビデオ信号は回路１６３８によってＲＦ変調され、デ
イスプレィのためのテレビジョン・アンテナ入力部また
はモニタ入力部に与えられる。
記録モード中、処理済みのビデオ信号は回路１６３４に
よってフェーズ・ＦＭ変調され、普通の要領でヘッド・
ロジック１６３６によって記録される。再生中、記録さ
れた信号はテープから読み出され、フェーズ・ＦＭ復調
回路１６３２に送られる。その後、信号は、再び、ＳＶ
Ｐシステム１６３０によって処理され、出力として与え
られ得る。１つまたはそれ以上のフィールド・メモリ１
２０は第１図に関連して先に説明した要領でデータを捕
獲し得る。
ここに開示し、説明した同期ベクトル・プロセッサ装置
・コントローラ・システムはビデオ用途に限定されない
。ＳｖＰの独特のリアルタイム性能は多数の信号処理用
途に対して融通性のある設計方法を与える。これらの用
途のうちのい（つかを表２７に挙げる。
表　　２７ 汎用ＤＳＰ −ディジタル・フィルタリング −たたみ込み 一相関 高速フーリエ変換 二次元適応フィルタリング 一神経ネットワーク 消費者 一レーダ検出器 一ディジタル・ビデオ／オーディオＴＶ−ミュージック
・シンセサイザ 産業 一ロボット工学 一視覚検査 −グラフィックス／像形成 一ロボット視覚 一画像送信／圧縮 一パターン認＝ 一画像強調 一同形処理 計測 一スベクトル分析 一関数生成 パターン整合 一地震波処理 一過渡分析 一ディジタル・フィルタ リング 医療 一息者モニタリ ー超音波機器 一診断具 −ＮＭＲ像形成 −ＰＥＴＰＥ型ン像形成 ング 軍事 レーダ処理 ソナー処理 一像処理 一ナビゲーション 一ミサイル誘導 一無線周波モデム 一センサ融合 電気通信 一エコー除去 −ＡＤＰＣＭトランスコーダ 一イコライザ ーデータ暗号化 ＦＡＸ −セルラー電話 一スビイカフオン 一ディジタル・スピーチ 一補間（ＤＳＩ） 一ビデオ会議 一展開スベクトル通信 自動車 一振動分析 一音声命令 一ディジタル・ラジオ 一セルラー電話 一区域位置確認 第５６図は汎用ディジタル信号処理（ＤＳＰ）システム
を示す。第５６図のシステムは一般的なものであり、デ
ィジタル・フィルタリング、たたみ込み、相関、高速フ
ーリエ変換、コサイン、サイン、アゲマール、ウオルシ
ュ変換および適応フィルタリングに使用できる。第５６
図のシステムはアナログ入力をディジタル信号へ変換す
るアナログ・ディジタル変換器を包含する。ｓｖＰシス
テムはデータ・ストリーム内に配置してあり、ディジタ
ル信号を受け、処理済みのデータ信号を出力するように
なっている。処理済みのデータはアナログ・ディジタル
変換器によってアナログに変換できるし、処理済みのデ
ィジタル信号を直接出力することもできる。システムの
ためのタイミングおよび制御はタイミング・制御回路に
よって行われ得る。
第５７図はＳＶＰシステムを組み込んだグラフィックス
／画像処理システムを示している。
５ｖｐｉ置はホストコンピュータに対する指令を受は取
り、ホストコンピュータと組み合ったメモリから画像、
オーバレイなどを受は取る。フレーム・メモリを使用し
てさらなる処理のための再入力を行うべくデータ・フレ
ームを捕獲することができる。ＳｖＰ出力はディジタル
・アナログ変換器によってディジタル化し、マトリック
スによって処理し、デイスプレィで表示することができ
る。第５７図の汎用システムは画像について種々の作業
を実施するのに使用することができる。第５７図のシス
テムは多くのコンピュータにおいてグラフィックス・ボ
ードを置き換えるのに使用できる。可能性のある作業と
しては、画像を組み合わせること（オーバレイ）、カラ
ー変換、ズーム・イン／アウト、フィルタリング、スペ
クトル分析および製図（引き出し線、円、テキストなど
）がある。
第５８図はＳＶＰシステムを組み込んだ視覚検査システ
ムを不している。このシステムは検査あるいは分析しよ
うとしている物体を見るためのビデオ・カメラを包含す
る。カメラはアナログ・ディジタル変換器の入力部にビ
デオ信号を出力し、このアナログ・ディジタル変換器は
アナログ・ビデオ信号をディジタル化し、ｓｖＰシステ
ムヘディジタル入力を与える。ＳＶＰシステムは、また
、光学ディスクのようなメモリあるいはマスク記憶ソー
スからの記憶画像を備えることもある。ＳＶＰは出力を
デイスプレィその他のインジケータ手段かっまたホスト
コンピュータに与えることができる。ホストコンピュー
タはタイミング・制御回路を制御するのに使用できる。
このタイミング・制御回路はアナログ・ディジタル変換
器、メモリおよびＳＶＰ装置システムへも信号を与える
。第５８図の視覚検査システムは記憶していたマスク像
と比較することによって装置の点検を実施し得る。出力
は差を示す画像、単純な合格／不合格表示、あるいは、
もっと複雑なリポートであり得る。システムはどの装置
が点検されつつあるかを自動的に判断することができる
。他のタイプのセンサ、たとえば、赤外線センサ、Ｘ　
！Ｉセンサなども同様に用いることができる。画像の事
前、事後の処理を行って出力をさらに増強することがで
きる。
第５９図はＳＶＰシステムを組み込んだパターン認識シ
ステムを示す。ＳＶＰ装置はアナログ・ディジタル変換
器の出力部からディジタル化された入力信号を受は取る
。記憶したパターンをＳＶＰに与えて外部メモリで処理
しても良い・入力データが処理されてから、パターン番
号がＳＶＰから出力される。アナログ・ディジタル変換
器、記憶パターン・メモリおよびＳｖＰは制御・タイミ
ング回路からの出力信号の制御の下に作動し得る。パタ
ーン認識システムは入力データを記憶しであるデータと
比較する。このシステムは視覚点検システムを越えてお
り、入力データを分類する。ＳＶＰの速度により、多く
の比較はリアルタイムで行われ得る。データの長いシー
ケンスも分類し得る。スピーチ認識用途の例が第６０図
に示しである。第６０図は８キロヘルツの周波数を有す
るスピーチ・データ・サンプルを示している。スピーチ
が比較的低い率、たとえば、８キロヘルツでディジタル
化されるので、ＳｖＰは伝送スピーチ・データについて
の多数の計算を実施するのに多くの時間を有する。１０
２４個のサンプル分の長さの入力は、普通、データ処理
に約８分の１秒を要し、これは約１４０万個の命令に相
当する。加えて、ＳＶＰは多くのデータ・ラインを格納
し、ワード、フレーズ、そして、センテンスさえ認識す
ることができる。
第６１図はＳＶＰを利用する代表的なレーダ処理システ
ムを示す、検出されたレーダ信号はアンテナからＲＦ／
ＩＦ回路に伝送され、ＦＭ／ＡＭ出力がアナログ・ディ
ジタル変換器に与えられる。ディジタル化出力信号はＳ
ｖＰによって処理され、出力はデイスプレィに与えられ
るか、あるいは、メモリに格納される。このシステムは
パルスレーダ・データを処理し、その結果を記憶するか
表示する。
第６２図は同期ベクトル装置を利用する映像電話を示し
ており、送信側と受信側を図示している。ビデオ・カメ
ラが対象物を映し、アナログ信号をアナログ・ディジタ
ル変換器によってディジタル化する。ディジタル化出力
はＳＶＰ装置へ入力される。他の入力はテーブルやフレ
ーム・メモリの出力を含む。ＳＶＰ　　ＤＲＭＳ出力は
フィルタ回路内で濾波され、電話線に与えられる。受信
側で、電話線はアナログ・ディジタル変換器に送信され
てきたデータを送り、このアナログ・ディジタル変換器
において、ディジタル化信号が同期ベクトル装置によっ
て処理される。入力信号はフレーム・メモリ内に記憶さ
れていたデータと一緒に処理され得る。ＳｖＰ出力はデ
ィジタル・アナログ変換器によってディジタルからアナ
ログに変換され、マトリックスに送られ、デイスプレィ
に表示される。映像電話システムは入力画像を圧縮し、
ＤＴＭＦ値として符号化し、電話線を通じて受信機へ送
る。ＳｖＰにおいて直接トーンを発生するのにサイン・
テーブルが使用される。受信側で、ＤＴＭＦ　トーンは
ディジタル化され、ＳＶＰで検出され、圧縮解除される
。
第６３ａ、６３ｂ図は同期ベクトル・プロセッサを利用
するファクシミリ・システムを示しており、送信側を図
示している。書類スキャナが伝送しようとしている書類
を走査し、走査された二進データがＳｖＰに入力される
。タイム・テーブルを用いてＳＶＰに直接トーンを生成
することができる。ＳＶＰは符号化とトーン生成を行う
。トーンはフィルタへの出力であり、次いで、電話線に
送られる。受信側で、電話線から受信したデータはアナ
ログ・ディジタル変換器によってディジタルに変換され
、トーン検出および復号のためにＳＶＰに与えられる。
復号したＳｖＰ出力はプリンタで印刷される。
第６４図は走査された書類をＡＳＣＩＩファイルに変換
するＳＶＰベースの書類走査システムである。スキャナ
出力はＳＶＰに送られ、そこにおいて、キャラクタ・テ
ーブルと一緒に処理され、処理済みの出力はメモリに記
憶される。この書類スキャナ・システムはＦＡＸ機と同
様にデータをディジタル化するが、データについてのパ
ターン認識を実施し、それをＡＳＣＩＩフォーマットに
変換する。
ＳｖＰは確実なビデオ伝送に使用できる。このシステム
は第６５図に示しである。システムは出力を入力バッフ
ァに与えるビデオ信号ソースを包含する。バッファ処理
を受けた信号は処理のためにＳＶＰへ送られる。ＳＶＰ
および入力バッファはコントローラの下に作動できる。
ＳＶＰからの符号化された信号は送信機へ送られ、そこ
で、受信機へ送られ、再び、入力バッファ処理を受け、
受信側でＳｖＰによって復号される。上記システムのＳ
ｖＰは、各プロセッサ要素においてビクセルに任意の定
数を掛は合わせることによってビデオ信号を暗号化する
ことができる。プロセッサ要素への暗号化定数のマツピ
ングは符号化、復号同期ベクトル・プロセッサにおいて
ＲＯＭ符号化パターンによって定義される。エンコーダ
はコード・ワードな復号用ＳＶＰへ送る。このコード。
ワードは受信装置を変化させて符号化パターンの逆数を
掛けることによって復調する。送信された信号の例が第
６６図に示しである。
ＳＶＰチップはビン・グリッド・アレイ・パッケージに
まとめられる。第６７図はチップ・パッケージのビンア
ウトである。
ＳＶＰピン・グリッド・アレイ・チップ・ピンア旦 ＳＶＰ　　ＳＥチップのためのビンの名称とパッケージ
・ビン座標を表２８に示す。
明４．Ｉ書の浄書ど出力に変更なし） 信号 ピン 信号 ピン 信号 ピン 信号 ピン 侃ｆｌ亘 この章では、ＳＶＰについての信号記述を説明する。以
下の表２９には、信号名、この信号タイプにおけるピン
の数、そのピンが入力であるか出力であるかの違い、簡
単なピン機能の説明が示しである。
表　　２９ 以下の章はいくつかの正当なサブ命令二−モニックのリ
ストを示す。より高いレベルの命令はこれらの基本形か
ら作ることができる。リストにある指定オペレータｒ＝
Ｊの左の値は転送先オペランドであり、右の値は転送元
オペランドである。
〈転送先−オペランド〉　・　　〈転送元−オペランド
〉記載量を減らすために省略形を用いており、二一モニ
ックに入ったときの混乱を避けるためにいくつかのシノ
ニムを用いている。
論理　物理的 基準　　　　基準　　　　　説明　　　　　　７Ｆレス
範囲ＲＯｆｎｌ　−→）ｌＦＯ［ｎｌ　　−−レジスタ
ファイル０、アドレスｎ；　　０＜＝ｎ＜＝１２７ＲＯ
ｆｐ）−→ＲＦＩ（ｐｌ　　−−レジスタファイル１、
アドレスｐ；　　Ｏ＜＝ｐ＜＝１２７ＩＮＦ　（＋ｎｌ
　　−→ＤＩＲｆ）　　−＝データ　入カレジスク、ア
ドレスｍ；０〈＝ｍ〈＝　３９ ＯＵＴ（ｑｌ　　−→ＤＯ［（（ｑｌ　　−→データ　
出力レジスタ、アドレスｑ；ｏ＜＝ｑ＜＝　　２３ Ｍ　　　　　　−ｍ−■ＲＭ　　　　−ｍ−作業用レジ
スタＭＡ　　　　　−一→■ＲＡ　　　　−−→作業用
レジスクＡＢ−−−ＷＲＢ−ｍ−作業用レジスタＢＣ−
ｍ−ＷＲＣ−ｍ−作業用レジスタＣＷＲＭ　（すなわち
、Ｍ依存サブ命令）の値にデータ・ソースが依存するサ
ブ命令は３本のラインを示す。最初のラインはプログラ
ムへ入力されるサブ命令を示し、２番目、３番目のライ
ンは、それぞれ、（ＷＲＭ）＝０または（ＷＲＭ）＝１
のいずれかに依存する演算結果を示す、　ｒ（ＷＲλ１
）」は作業用レジスタＷＲＭの内容である。
たとえば、 ＲＯｆｎ）・ＸＲＯ（ｎｌ　　　　　　　　　　　　　
　←−−アブセンブリラインへ入力・ＲＲＯ（ｎｌ　　
　　；　いマＲＭ）＝０　　−−−　（ＷＲＭＩ　＝Ｏ
、データソース＝ＬＲＯ（ｎｌ　　　　；　Ｉ’ｌマＲ
Ｍｌ＝１　　−−−（ＷＲＭ）＝１．データソース命令
は８つのカテゴリにグループ分けされる。
すなわち、ＲＦＯ，ＲＦＩ、ＷＲＡ、ＷＲＢ、ＷＲＣ，
ＷＲＭ、ＡＬＵ％Ｇｏである。完全を期せば、２つ以上
のカテゴリにいくつかの命令が現れる。
明ａｔの浄書（内容に変更なし） ＳＴＯＰＥサブ命令 Ｍ−ｄｅｐｅｎｄｅｎｔ　５ＴＯＲＥサブ命令明細言の
浄書（内容に変更なし） 門−ｄｅｐｅｎｄｅｎｔ　ＭＯＶＥサブ命令明細書の浄
書（内容に変更なし） Ｍ−ｄｅｐｅｎｄｅｎｔ　ＭＯＶＥサブ命令（続き）Ｒ
ＥＡＤサブ命令 ＲＯ（ｎ）　−ＲＯ（ｎ） ＩＮＦ　（ｎ）　＝　ＩＮＰ　（ｍ） Ｎｏ−ＯＰ　ｏｒ　ｒｅａｄ　ＲＰＯ（ｎ）Ｎｏ−ＯＰ
　ｏｒ　ｒｅａｄ　ＤＩＲ（ｍ）明ｑ・！！ｌ　ｊａ’
の浄書（内容に変更なし）ＳＴＯＰＥサブ命令 Ｍ−ｄｅｐｅｎｄｅｎｔ　５ＴＯＲＥサブ命令ＲＥＡＤ
サブ命令 Ｒ１（ｐ）　＝Ｒ１（ｐ） ＯＵＴ　（ｑ）・０ｔｌＴ　（Ｑ） Ｎｏ−ＯＰ　ｏｒ　ｒｅａｄ（ｐ） ＮＯ−ＯＰ　ｏｒ　ｒｅａｄ（ｑ） Ａ　　＝　　Ｎｉｌ 明細書の浄書（内容に変更なし） Ｚｎｄ　ｆｌｉｇｈｔ　　（ＷＲＢＪ ｉｎｔｏ　ＷＲＡ Ｃ 明４ａＣの浄書（内容に変更なし） （縁ＲＣン １ｎｔｏ　ＷＲＢ 明細書の浄書（内容に変更なし） ＬＯＡＤサブ命令 Ｌ〇八へサブ命令 Ｍ−Ｄｅｐｅｎｄｅｎｔ　ＬＯＡＤサブ命令＃Ｊ廁りの
浄書（内容に変更なし） 明細書の浄書（内容に変更なし） Ｌ〇八へサブ命令（ＷＲＭ続き） ＳＴＯＩ？Ｅ サブ命令 ＲＯ（ｎ）　＝河 ＩＮＰ　（ｍ）０門 （ＷＲＭ）　　１ｎｔｏ　ＲＦＱ（ｎ）（ＷＲＭ）　　
１ｎｔｏ　ＤＩＲ（ｍ）明細書の浄書（内容に変更なし
） ＳＴＯＲＥサブ命令 Ｙ 、　　（Ｗｉｌｌυ＋＋Ｉ　　　　ＡＬＵ　　Ｂｏｒｒ
ｏｗ　　１ｎｔｏ　　ｗｈＵ命４プログラム・メモリ１
２５８　第３４　　の以下の表は正当なＳＶＰアレイ・
サブ命令のすべてのリストを示している。また、各サブ
命令についてのイブコードとコンフリクト・マスクも示
している。コンフリクト・マスクはアッセンブラが用い
て、同じライン上の２つのサブ命令を組み合わせること
ができるかどうかを決定する。
前記命令のすべては２２ビツト・アレイ・イブコード・
フィールド子アドレス・フィールドによって記述される
。これらの命令およびＩＧコントローラ命令のバリエー
ションはこれらおよび他のビットで記述される。
以下の表においては、次の省略形を用いる。
Ｘ−注目不要 ｂ　−ブレークポイント・ビット、ｂ＝１：　　ｆ１４
接アドレスｍＢＰセットありｂ＝ｏ：　　ｓ接アドレス
仁ＢＰ士フトなしｒ　−リピートカウントの２の　補数
、　　０＜＝ｒ＜＝１５ｍ　　−ＤＩＲアドレス　値、
　　　　　　　　　０〈＝ｍ〈＝１２７ｎ　　−ＤＩＲ
アドレス　（直、　　　　　　　　０＜＝ｎ＜；　３９
ｐ−Ｒ１メモリ・アドレスイ直、　　　　　　０＜：ｐ
＜＝１２７ｑ　　−ＤＯＲアドレス　（直、　　　　　
　　　　０＜＝ｑ＜＝　　２３に−Ｍ助レジスタ・アド
レス　イ直、　　Ｏ＜＝ｋ＜＝　　９５２−命令モード
（付録Ｃ参照） 明ｍ書の浄書に内容に変更なし） 明Ｘ’Ａ’：の浄書（内容に変更なし）開式コ吉の浄書
（内容に変更なし） 明７：＝゛の浄書（内容に変更なし） ’、ｌ；＋’−の：１１書（内容に変更なし）明ｔ゛コ
ごの浄！（内容に変更ナシ） 明、′：コ８の浄ＩＦ（内容に変更なし）明、Ｉ２０；
のｒＪＦ＊（内容に変更なし）明！３８の浄書（内容に
変更なし） 明細８の浄書（内容に変更なし） 明ｔ３古の浄書：（内容に変更なし） ｓｖｐ　　Ａ　　　　”セット 以下の表は正当な命令二一モニツクと、命令生成器＋シ
ングル、待機状態、ダブル命令についてのアレイ命令の
バリエーションのためのイブコードのリストを示してい
る。
上」」１土４ＩＬ朋 Ｘ−注目不要 ｂ−ブレークポイント・ビット ｒｒｒｒ−２の補数フオームにおける ４ビツト・リピート・カラン ト値 ｐｐｐｐｐｐｐ　−ＲＦ　１またはＤＯＲまたはＡＵＸ
についての７ビツト・ メモリ・アドレス ｎｎｎｎｎｎｎ ＲＦＯまたはＤＩＲについて の７ビツト・メモリ・アドレ ス ｉｉ、、ｉ　　ｉｉｉ　　ｉｘｉ　　−付録Ｂからのア
レイ命令オプ コード ００、．０ フィールド内のすべてのピッ トがゼロである ＩＧモード入力ビンからの５ ビット値 ａａａ １１ビツト・ジャンプ・アドレス ｃｃｏｏｏｏｏ ５つのＬＳＢ＝０００００１’の１１ピツト・ジャンプ
・アドレス ２で割った６ビツト回転モ ジュラス、したがって、回転 モジュラスは２の整数倍でな ければならない。
有効値：　０＜＝ｍｍｍｍｍｍ＜＝６３ｚｚｚｚ ４で割った５ビツト回転ス テップ値。したがって、回転 ステップ値は４の整数倍でな ければならない。
有効値：　０＜＝ｚｚｚｚｚ＜＝３１ 明細書の浄書（内容に変更なし） 明届書の浄ＩＦ（内容に変更なし） 機能を以下に説明する 乙上二ロ１土 シングル 待機状態シングル ダブル アイドル ジャンプ ＪＭＴ＜ａｄｒ２＞ ＭＯＤＥ　ＴＡＢＬＥへジャンプ。〈（モードレジスタ
）〉の相対テーブル・エ ントリ点による＜ａｄｒ２＞での モードテーブルへのジャン プ。＜ａｄｒ２＞は１１ビツト・ア ドレスであり、５個のＬＳＢ　４ま ｏｏｏｏｏに等しい、絶対アドレ スは（＜ａｄｒ２＞ＡＮＤ　０７ＥＯｈ）＋〈（モード
レジスタ）〉 ＜ａｄｒ２＞でのテーブルは、たｌ／）でい、主プログ
ラム内のサブ 命令へのＪＭＰ命令を含みそう である。しかしながら、この テーブルでは任意の命令を使 用できる。このテーブル４ｉ ５ビツト境界に置かれなけれ ばならない。
フラグ・テストｔＡ ＪＦＡＺ＜ａｄｒｌ）　　　　　ＦＬＡＧ’Ａ’　２Ｅ
Ｉ’ＩＯでジャンプ。
フラグｒＡＪがゼロのとき、 ＜ａｄｒＤへジャンプ。さもなけ れば、次のステートメントへ 行く、これはハードウェア・ フラグである。
ＪＦＢＺ＜ａｄｒｌ＞ ＦＬＡＧ　’Ｂ’　ＺＥＲＯテジャンプ。
フラグｒＢＪがゼロのとき、 ＜ａｄｒＤヘジャンプ。さもなけ れば、次のステートメントへ 行く、これはハードウェア・ フラグである。
ＣＡＬＬ、　　ｒリターン・レジス タ」に現行アドレス＋１を置 く。次いで、＜ａｄｒｌ＞へ無条件 でジャンプ。これはシングル レベルＣＡＬＬである。
ＣＡＬＬ命令がネストされて いる場合には、ＲＥＴ命令が 最後のＣＡＬＬに続く命令に ぴ　し　リターン命４ ＣＡＬＬ＜ａｄｒｌ　＞ 戻る。
ＥＴ ＲＥＴＵＮ、ア　ド　レス　：〈（リターンレジスフ）
〉へ戻る。
モード レジスタＡＡ ＭＲ モード・レジスタを最も近い 値で更新する。ＩＧはタイミ ング生成器およびマスク・コ ントローラと非同期で作動す る、したがって、所定の時刻 に新しいモード値を得る必要 がある。外部回路（通常は、 垂直タイミング生成器）が任 意の時点でＩＧの一時モード ・レジスタを更新することに なるが、その値はＵＭＲ命令 が実行されるまでＩＧ命令に 影響することはない。この値 は次のＵＭＲ命令が実行され るまで有効状態に留まる。
六ＪＬ可ｌ〕Ｌ章 Ｌ　Ｒ１１０＜　ｍ　ｏ　ｄ　＞、＜ｒｏｔ＞ＲＦＯに
ついての回転モジュ ラス・レジスタをロードす る。ＲＦＯのメモリ領域はア ドレスＯ１＜ｍａｄ−１＞間で大域 回転メモリとして宣言され得 る。＜＋ｎｏｄ＞は大域回転モジュ ラスであり、０．２．４・・・１２２．１２４．１２６
の有効値を有する。命 令ＧＲＬＯが実行されたとき、大 城回転スペース内のメモリは ＜ｒｏｔ＞　ビット分だけ回転させ られることになる。＜ｒｏｔ＞は ０．４．８、・・・１１６．１２０．１２４の有効値を
有する。
ＬＲＭＩ＜ｍａｄ＞、＜ｒｏｔ＞ ＲＦＩについての回転モジュ ラス・レジスタをロードす る。ＲＦＩのメモリ領域はア ドレスＯ１＜ｍｏｄ−１＞間で大域 回転メモリとして宣言され得 る＊　＜ｍｏｄ＞は大域回転モジュ ラスであり、０．２．４・・・１２２．１２４．１２６
の有効値を有する。命 令ＧＲＬＩが実行されたとき、大 城回転スペース内のメモリは ＜ｒｏｔ＞ビット分だけ回転させ られることになる。＜ｒｏｔ＞は ０．４．８、・・・１１６．１２０．１２４の有効値を
有する。
ＲＬＯ ＲＦＯモジュロ＜ｍｏｄ＞ステップ＜ｒ。
ｔ〉を左へ大域回転させる。こ こで、＜ｒｔｒｏｄ＞、＜ｒｏｔ＞はＬＲＭＯ命令で定
義される。
ＲＬＩ ＲＦＩ　　モジュ　ロ＜ｍｏｄ＞ステップ＜ｒ。
ｔ〉を左へ大域回転させる。こ こで、＜ＩＩＩａｄ＞、＜ｒｏｔ＞はＬＲＭＩ命令で定
義される。
マスク ントローラ ＭＣの　４セツト ＵＴ 出力制御信号 ｒＦＳＹＮＣＪ る。
がきたときにその実行を再開す １ｙｊｌＩＩＩ１１＋１ノｔ−１」 久人・了しノ ー〉 明細書の浄書−（内容に変更なし） ７８００丁　出力テーブル掲示制御信号テーブルは１６
個のｒＯＵＴＪ命令までで構成しなければならない。
ｒｏＵＴＪ命令の１つはｒｃＯＭＢＪの内容によって選
ばれる。
転送先テーブルは１６の境界に置かなければならない。
コ　　−　　　ド　　　　　　　　　　ラ＜ル　　　　
　ニーモニフクＤＣＢ　　＾　９８７６５４３２１０ ＜−ｔｂｌ、−＞　　ＯＯＯＯ００１０１ＴＢＯＵＴ　
　＜ｔａｂｌｅ＞ＪＭＰ　　＜１ａｂｅＤ 明細書の浄１（内容に変更なし） へジャンプ ＴＣＭ＾Ｔｅ５ｔ　ＣＯＭＡ　　　ＣＯＭＡが＜Ｃ＞に
等しい場合、＜ＩａｂｅＤヘジャンプ。
ＣＯＭＡが＜Ｃ＞に等しくない場 合、次の命令を実行。
転送先は４の境界になければならない。
ＸＦＩＯ ｒｆｌａｇｌＪ、ｒｆｌａｇＯＪをテスト、　　（（（
ｃＸＮＯＲｆｌａｇｌ）　　ＯＲｍ）　　ＡＮＤ　　（
（ｄ　ＸＮＯＲｆｌａｇｏ）ＯＲ口））の場合、ジャン
プ。
ｒ、ｆｌａｇｌＪ、ｒｆｌａｇＯＪが＜（ｄ＞に等しい
場合、＜１ａｂｅｌ＞にジャンプ。
ｒｆｌａｇｌＪ、ｒ　ｆｌａｇＯＪが＜ｃｄ＞に等しく
ない場合、次の命令を実行。
このフラグ・テストはく、蒙〉でマーク（寸は明細ａ（
７）淳が内容に変更なし） される＊　　”　Ｏ”　＝ｔｅｓＬ　”　１　”　＝ｍ
ａｓｋ転送先は４の境界に置がなければならない。
明細化の浄書＼１′ｊ寥１こ変更なしン＋１ へ１ロ ＸＦ３２ 明ａｉＦの浄書（内容に変更なし） ｒｆｌａｇ３Ｊ、ｒｆｌａｇ２Ｊをテストする。
（（（ｃ　ＸＮＯＲｆｌａｇ３）　ＯＲｍ）　ＡＮＤ　
（（ｄ　ＸＮ０Ｉ？ｆｌａｇ２）　ＯＲｎ））の場合、
ジャンプ。
ｒｆｌａｇ３Ｊ、ｒｆｌａｇ２Ｊが＜（ｄ＞に等しい場
合、＜ＩａｂｅＤにジャンプ。
ｒｆｌａｇ３Ｊ、ｒｆｌａｇ２Ｊが＜（ｄ＞に等しくな
い場合、次の命令を実行。
このフラグ・テストはく一〇〉でマーク付けされる。
転送先は４の境界に置かなければならない。
１１ 明二、旺ごの浄岩：ぐ内容に変更なし）ＬＩＧＮ４ 次の１６ＸＮ（Ｎは整数） 以下の命令を生成。
ファイル；入力ファイル 対象ファイル リスト掲示ファイル アドレスから 命令フォーマット；ラベル・フィールド命令フィールド 二一モニック・フィールド オペランド・フィールド コメント・フィールド 定数； ２進整数 ８進整数 １０進整数 １６進整数 記号 指示； 、ＰＡＧＥ 、ＴＩＴＬＥ 、ＷＩＤＴＨ 、ｃｏｐｙ 、ＥＮＤ 、ＳＥＴ　　＜ｖａｌｕｅ＞ 、ＡＳＥＣτ １′ｓｔｒｉｎｇｌ＋ ＜ｗｉｄｔｈ＞ ＜ｆｉｌｅ　　ｎａｍｅ） ８７６５４３２１０ ＯＣＢＡ９１３７６Ｓ４３２１０ ＜−ｃａｌ　　−＞　　ＯＯｌ　　ｌ ＜−ＭＩＯ−＞　　ｌ　　＋　　＜−−Ｐｉｌｌ−−−
＞　　ｌ　　Ｉ’Ｉ　　ＴＣＭＡ、ＴＣＭＢ、　ＴＸＦ
ｌｏ、ＴＸＦ３２のみが２ＬＳＢ’５−００のアドレス
へジャンプできる。
０２　　　丁ＢＯＵＴのみが４ＬＳＢ’５＝００００の
アドレスをポイントできる。これら４つのＬＳＢは ＣＯＭＢで置換される。アッセンプラはこれを理解し、
正しい境界に＜１ａｂｅＤを置かなければならない。
”４　　　　　ｃ　　：ｌ　　＋　　ＩＮ丁ＥＧＥＲ（
ｂ／４）ここで、本発明の種々の実施例がハードウェア
、ソフトウェアあるいはマイクロコード化したファーム
ウェアを使用できることを了解されたい。ここでのプロ
セスおよび状態変換グイアゲラムもマイクロコード化し
た実施例およびソフトウェアベース実施例のためのダイ
アグラムな表わしている。接続および結合は、オーミッ
ク、直接電気的、容量ディジタル、アナログ・インタフ
ェース結合的、電磁的、光学的その他任意の適当な手段
であり得る０本発明を図示実施例に関連して説明してき
たが、この説明は限定の意味で行ったつもりはない。本
発明の図示実施例ならびにその他の実施例についての種
々の変更および組み合わせは本明細書を参照すれば当業
者には明らかであろう、したがって、本書の特許請求の
範囲が本発明の範囲に入るこのような変更あるいは実施
例をカバーするものと考える。
以上の記載に関連して、以下の各項を開示する。
（１）作動モード信号を受ける入力と、制御命令及びア
ドレス命令を与える出力とを有する命令及びアドレス制
御回路であって、前記制御命令及びアドレス命令を受け
る入力を各々が備えている複数の１ビット並列演算プロ
セッサエレメントを備えたビデオ信号処理デバイスと共
に使用する命令及びアドレス制御回路において、アドレ
ス可能なメモリロケーションに記憶された制御命令及び
アドレス命令を備えた命令プログラムメモリと、 該命令プログラムメモリ及び制御回路の入力に接続され
ていて、受けた作動モード信号に応答して前記アドレス
可能なメモリロケーションにアドレスするプログラムカ
ウンタとを有しており、前記命令プログラムメモリが、
前記アドレスされた制御命令及びアドレス命令を、前記
プロセッサエレメントの入力に書込むようになっており
、 前記命令プログラムメモリの出力に接続されていて、前
記命令プログラムメモリからの制御命令に応答して、前
記アドレスされた制御命令をラッチしかつ再供給すべく
作動する分岐回路を備えている制御回路と、 前記命令プログラムメモリの出力に接続されておりかつ
前記制御命令が再供給されている間に前記アドレス命令
を連続的に増大させるカウント分岐回路を備えているア
ドレス命令制御回路とを更に有していることを特徴とす
る命令及びアドレス制御回路。
前記アドレス命令制御回路のカウント分岐回路が、前記
アドレス命令を１つずつ又は２つずつ連続的に増大させ
る制御論理手段を更に備えていることを特徴とする前記
項ｌに記載の命令及びアドレス制御回路。
（３）前記命令及びアドレス制御回路が、前記プロセッ
サエレメントの作動変数を記憶する補助記憶手段であっ
て、前記制御回路の分岐回路に接続された第１入力と前
記作動変数及び補助記憶手段の制御命令を受ける第２入
力と（２） を備えている補助記憶手段と、 該補助記憶手段の制御命令に応答して、前記補助記憶手
段からの１ビツトのデータを前記制御命令からの１ビツ
トのデータに代える命令デコーディング回路とを更に有
していることを特徴とする前記項ｌに記載の命令及びア
ドレス制御回路。
（４）前記命令及びアドレス制御回路が、前記各プロセ
ッサエレメントに第２レジスタセツトをアドレスするア
ドレス命令を連続的に増大させる第１アドレスカウンタ
と、前記各プロセッサエレメントに第２レジスタセツト
をアドレスするアドレス命令を連続的に増大させる第２
アドレスカウンタとを有していることを特徴とする前記
項ｌに記載の命令及びアドレス制御回路。
（５）前記命令及びアドレス制御回路が、前記アドレス
命令制御回路と前記プロセッサエレメントへの前記入力
との間に接続されたアドレスモジュール制御回路を更に
有しており、該アドレスモジュール制御回路が、グロー
バル回転命令に応答して前記第ト及び第２レジスタセツ
トの一部を割り当てるように構成したことを特徴とする
前記項１に記載の命令及びアドレス制御回路。
前記命令及びアドレス制御回路が、 前記ビデオ信号からの同期化信号を受ける入力を備えた
同期化制御回路であって、前記同期化信号に応答して命
令及びアドレス制御回路の作動を制御する同期化制御回
路を更に有していることを特徴とする前記項１に記載の
命令及びアドレス制御回路。
（７）第１ビデオ信号を処理して処理ビデオ信号を発生
させるべく作動する処理デバイス用の命令制御回路にお
いて、 前記第１ビデオ信号の水平及び垂直同期成分に相当する
水平及び垂直制御信号を受けるべく接続された入力と、
制御命令のシーケンスを出力すべく作動する第１分岐回
路とを備えている第１回路手段と、 （６） 該第１回路手段に接続されておりかつ前記制御命令のシ
ーケンスに応答して制御コード及びメモリアドレスデー
タを前記処理デバイスに供給する第２回路手段とを有し
ていることを特徴とする命令制御回路。
（８）前記第１回路手段が、 前記制御命令を記憶する命令プログラムメモリと、 該命令プログラムメモリに接続されていて、該命令プロ
グラムメモリから制御命令を取り出しかつこの取り出し
た命令をデコードすべく作動する命令デコーダとを備え
ていることを特徴とする前記項７に記載の命令制御回路
。
（９）前記回路手段が、 前記第１分岐回路に接続されていて命令のシーケンスを
反復させる反復回路を更に備えていることを特徴とする
前記項８に記載の命令制御回路。
ａω　前記第２回路手段が、 前記第１回路手段に接続されていて、前記メモリアドレ
スデータを１つずつ又は２つずつ増大させる手段を備え
ているアドレス増分器を更に備えていることを特徴とす
る前記項８に記載の命令制御回路。
（１１）　　アドレス情報をもつ制御命令をアドレス可
能なメモリロケーションに記憶するメモリ手段を有して
おり、該メモリ手段が、アドレスを受は入れるアドレス
入力と前記制御命令及びアドレス情報の出力とを備えて
おり、 前記アドレス入力に接続された出力と制御信号に応答し
てアドレス可能なロケーションを前記メモリ手段に増大
させつつアドレスする手段とを備えた第１カウント回路
と、 前記メモリ手段のアドレス出力に接続された入力を備え
たアドレスアップカウンタであって、増分カウント制御
信号に応答して、前記アドレス情報を増大させつつ入力
しかつこのように増大したアドレス情報を出力として供
給するアドレスアップカウンタとを有していることを特
徴とする電子回路。
（Ｄ　前記メモリ手段からの制御命令に応答して、前記
制御信号を連続的に増大させるか、前記第１カウント回
路のアドレス手段の増分を中止させる反復カウント回路
を更に有していることを特徴とする前記項１１に記載の
電子回路。
（１３）　　アドレス情報を備えた制御命令のためのア
ドレス可能なメモリロケーションをもつメモリデバイス
を反復アクセスさせて、前記制御命令を処理デバイスに
供給し、 反復させた各制御命令についてのアドレス情報を増大さ
せ、前記反復制御命令と同時に、前記増大させたアドレ
ス命令を前記処理デバイスに供給する工程からなること
を特徴とする方法。
（１４）制御命令及びアドレス命令制御装置において、
制御命令及びアドレス命令をアドレス可能なメモリロケ
ーションに記憶するメモリ手段を有しており、該メモリ
手段が、アドレスを受は入れるアドレス入力と前記アド
レス命令及び制御命令の出力とを備えており、 前記アドレス入力に接続された出力と制御信号に応答し
てアドレス可能なロケーションを前記メモリ手段に増大
させつつアドレスするアドレス手段とを備えた第１カウ
ント回路と、前記メモリ手段からの制御命令に応答して
、前記制御信号を連続的に増大させるか、前記第１カウ
ント回路のアドレス手段の増分を中止させる反復カウン
ト回路と、 前記メモリ手段の出力の１つに接続された入力を備えて
いて、ラッチ出力における制御命令を受けてラッチする
ラッチ回路と、 前記メモリ手段の第１アドレス出力に接続された入力と
、及び増分カウント制御信号に応答するカウント分岐回
路であって、前記ラッチ回路により前記制御命令がラッ
チされるときに前記入力アドレス命令を１つずつ又は２
つずつ増大させ、この増大したアドレス命令を出力とし
て供給する分岐回路とを備えている第１アドレスアツプ
カウンタと、 前記メモリ手段の第２アドレス出力に接続された入力と
、及び増分カウント制御信号に応答するカウント分岐回
路であって、前記ラッチ回路により前記制御命令がラッ
チされるときに前記入力アドレス命令を１つずつ又は２
つずつ増大させ、この増大したアドレス命令を出力とし
て供給する分岐回路とを備えている第２アドレスアツプ
カウンタと、 前記反復カウント回路からのカウント信号及び前記メモ
リ手段からの制御命令に応答して、増分カウント制御信
号を前記第１アドレスアツプカウンタ及び前記第２アド
レスアツプカウンタに供給する制御論理回路とを更に有
していることを特徴とする制御命令及びアドレス命令制
御装置。
（１５）データ処理デバイスに制御信号及びアドレス信
号を供給する制御装置の出力制御回路において、 多ビットデータ信号入力ライン、単一ビット信号出力ラ
イン及びデータ信号記憶用のアドレス可能な複数のレジ
スタファイルを備えているメモリセルと、 該メモリセルに接続された書込み可能回路とを有してお
り、前記メモリセルが、前記書込み可能回路からの書込
み信号に応答して、データ信号を前記レジスタファイル
に書き込むことができるようになっており、 前記メモリセルに接続されたアドレス回路を更に有して
おり、前記メモリセルが前記制御装置からのアドレス信
号に応答して前記レジスタファイルにアドレスするよう
になっており、前記単一ビット出力ラインに接続された
第１単一ビツト入力及び前記制御装置の出力に接続され
た第２単一ビツト入力を備えたデータセレクト論理手段
を更に有しており、該データセレクト論理手段が、制御
信号に応答し、出力信号データとして、前記第１単一ビ
ツト入力又は前記第２単一ビツト入力に存在する信号を
選択するように構成したことを特徴とするデータ処理デ
バイスに制御信号及びアドレス信号を供給する制御装置
の出力制御回路。
（Ｉ６）　　リニア配列に編成された複数の１ビツトプ
ロセツサエレメント（１５０）を備えた同期ベクトルプ
ロセッサＳＶＰデバイス（１０２）。全てのプロセッサ
エレメントは、シーケンサ、ステートマシン又は制御回
路（制御装置、１２８）により共通して制御され、並列
処理デバイスとして作動できるようになっている。各プ
ロセッサエレメント（１５０）は、１セツトの入力レジ
スタ（１５４）、２セツトのレジスタファイル（１５８
，１６６）、１セツトの作業レジスタ（１６２）、１ビ
ツトの全加算器／減算器を備えた算術論理ユニット（１
６４）及び１セツトの出力レジスタ（１６８）を有して
いる。ビデオ機器に適用する場合には、マスク制御回路
（９０２）　、垂直タイミング発生回路（９０４）定数
発生回路（９０８）、水平タイミング発生回路（９０６
）及び命令発生回路（９１０）を備えたデータ入力制御
回路（１２８）が提供される。
【図面の簡単な説明】
第１図は同期ベクトル・プロセッサを用いるビデオ・シ
ステムを示す。 第２図は第１図のシステムで用いられる同期ベクトル・
プロセッサをより詳しく示している。 第３図は第２図の同期ベクトル・プロセッサの１つのプ
ロセッサ要素を示す。 第４図はデータ入力レジスタ書き込みについてのタイミ
ング図を示す。 第５図は第３図のプロセッサ要素の論理図を示す。 第６図はデータ出力レジスタ読み出しについてのタイミ
ング図を示す。 第７図は第３図のプロセッサ要素をより詳しく示してい
る。 第８図はＤＯＲ予充電回路の種々のノードでの電圧レベ
ルを示すグラフである。 第９図は第７図の実施例のための別の３トランジスタＤ
ＯＲを示す。 第１０図はＤＩＲノイズ低減回路を示す・第１１図は第
１０図よりも詳しくノイズ低減回路を示す。 第１２図はＤＩＲノイズ低減回路を示す。 第１４図は第１３図の回路によって伝送されてきたデー
タを受ける方法を示す。 第１５図は伝送データを受は取る別の方法を示す。 第１６図はＤＯＲ制御回路を示す。 第１７図はＤＩＲ制御回路を示す。 第１８図はプロセッサ要素近隣相互接続状態を示す。 第１９図は大域出力の論理図を示す。 第２０図は多重ＳＶＰチップ相互接続状態を示す。 第２１図は別の多重ＳＶＰチップ相互接続状態を示す。 第２２図はシングル命令モードのタイミング図を示す。 第２３図はダブル命令モードのタイミング図を示す。 第２４図は待機状態シングル命令モードのタイミング図
を示す。 第２５図はアイドル命令モードのタイミング図を示す。 第２６図は４つのセンスアンプを有するプロセッサ要素
を示す。 第２７ａ、２７ｂ図は第２６図の４センスアンプ・プロ
セッサ要素の読み出し／書き込みサイクルの一例を示す
。 第２８図はダブル・サイクル命令を用いる４ビツト加算
を示す。 第２９図はＳＶＰ装置を用いる開発システムを示す。 第３０図はテレビジョン・コントローラを示す。 第３１図はＳＶＰビデオ・システムのコントローラを示
す。 第３２図は第３１図のコントローラのマスターコントロ
ーラ部を示す。 第３３図は第３１図のコントローラの垂直クイミンク生
成器を示す。 第３４図は第３１図のコントローラの水平タイミング生
成器を示す。 第３５図は第３１図のコントローラの定数生成器部を示
す。 第３６図は第３１図のコントローラの命令生成器部を示
す。 第３７図は別の命令生成器を示す。 第３８図は別の定数生成器を示す。 第３Ｑ図は第３８図のシーケンス・メモリの内容を例示
する。 第４０図は第３８図のループ・メモリの内容を例示する
。 第４１図は第３８図の定数生成器の流れ図を示す。 第４２図は有限インパルス応答フィルタを示す。 第４３図はライン・メモリの一例を示す。 第４４ａ図はＳＶＰレジスタ・ファイルをグラフ式に示
す。 第４４ｂ図は第４４ａ図の一部の展開再編成図である。 第４５図は大域回転回路を示す。 第４６ａ、４６ｂ図は大域回転動作についての同じ流れ
図の部分である。 第４７図は信号パイプライン回路を示す。 第４８図は第４７図のタイプの回路についての種々の信
号入力、出力を示す。 第４９図は第４７図のパイプライン回路を用いる信号の
流れについてのタイミング図である。 第５０図は別のパイプライン回路を示す。 第５１図は入城変数分布コントローラ回路を示す。 第５２図は補助レジスタ・セット・制御回路を示す。 第５３図はメモリ縮小制御回路を示す。 第５４図は別のＳＶＰコントローラ／ブロセッッサ・シ
ステムを示す。 第５５図はＳＶＰビデオ・テープ・レコーダ・システム
を示す。 第５６図はＳＶＰベースの汎用ディジタル信号処理シス
テムを示す。 第５７図はＳＶＰベースのグラフィックス／イメージ処
理システムを示す。 第５８図はＳＶＰベースの視覚点検システムを示す。 第５９図はＳＶＰベースのパターン認識システムを示す
。 第６０図はスピーチ信号を例示している。 第６１図はＳＶＰベースのレーグ処理システムを示す。 第６２図はＳＶＰベースの映像電話システムを示す。 第６３ａ、６３ｂ図はＳＶＰベースのファクシミリ・シ
ステムを示す。 第６４図はＳＶＰベースの書類スキャナを示す。 第６５図はＳＶＰベースの確実ビデオ送信システムを示
す。 第６６図は第６５図のシステムのための一ビデオ信号を
例示している。 第６７図はＳＶＰパッケージングに適したビン・グリッ
ド・アレイ・パッケージを例示している。 図面において、１００・・・ＴＶまたはビデオ・システ
ム、１０２・・・同期ベクトル・プロセッサ装置、１０
３・・・処理要素、１０４・・・ＣＲＴ、１０８・・・
アナログ・ビデオ回路、１１０・・・アンテナ、１１２
・・・チューナ、１１６・・・アナログ・ディジタル変
換器、１２４・・・ディジタル・アナログ変換器、１２
８・・・コントローラ、１３４・・・ビデオ・テープ・
レコーダ、１４８・・・コミュテータ、１５０・・・プ
ロセッサ要素、１５４・・・データ入力レジスタ、１５
６・・・センスアンプ、１５８・・・レジスタ・ファイ
ル、１６４・・・算術ロジック・ユニット、１６６・・
・レジスタ・ファイル、１６７・・・読み出し／書き込
み回路、１６８・・・データ出力レジスタ、１７４・・
・コミュテータまたはシーケンサまたはリング・カウン
タ、２３２．２３６．２４０．２４４．３０５・・・デ
ータ・セレクタ、２３４・・・作業用レジスタＭ、５８
０・・・制御回路、５８８・・・コミュテータ、６１４
．６２０．６２２・・・フリップフロップ、６２８・・
・ドライバ、６６６．６６８．６７０．６７２．６７４
．６７６・・・トランジスタ、６８４・・・ＡＮＤゲー
ト、６８６・・・インバータ、９００・・・ソフトウェ
ア・プログラム開発・テレビジョン動作エミュレーショ
ン・システム、９０２・・・マスク・コントローラ、９
０４・・・垂直タイミング生成器、９０６・・・水平タ
イミング生成器、９０８・・・定数生成器、９１０・・
・命令生成器、９１２・・・ホストコンピュータ・シス
テム、９１４・・・ホストコンピュータ・インターフェ
ース・ロジック、９１６・・・パターン生成器、９１８
・・・データ・セレクタ、９３２・・・ハードウェア・
インターフェース、９３４・・・垂直タイミング生成器
、９５２・・・水平タイミング生成器、９５８・・・非
同期・同期変換ロジック、９６８・・・マルチプレクサ
、９７６・・・イネーブル・ロジック、９８０・・・マ
ルチプレクサ、９８４・・・アドレス・カウンタ、９９
０・・・プログラム・メモリ、９９４・・・リターン・
レジスタ、１０２０・・・垂直シーケンス・カウンタ、
１０２４・・・垂直シーケンス・メモリ、１０２８・・
・リピート・カウンタ、１０３０・・・垂直ループ・カ
ウンタ、１０３４・・・カウンタ制御ロジック、１０４
４・・・垂直ループ・メモリ、１０４８．１０５０．１
０５２・・・制御ラッチ、１０５４・・・レジスタ・ロ
ード・シーケンサ、１０６２・・・水平シーケンス・カ
ウンタ、１０７４・・・マルチプレクサ、１０７８・・
・ラッチ、１１２０・・・定数シーケンス・メモリ、１
１２６・・・定数ループ・カウンタ、１１２８・・・リ
ピート・カウンタ、１１４２・・・ループ・メモリ、１
２２４・・・ジャンプ・フラグ調停ロジック、１２３４
・・・命令デコーダ、１２４２・・・制御ロジック、１
２４４．１２４６・・・大域回転アドレス生成器、１２
５８・・・命令プログラム・メモリ、１２７４・・・ブ
レークポイント・コントローラ、１２９０．１２９２・
・・アドレス−カウンタ、１２９４・・・リピート・カ
ウンタ、１３７０・・・回転値レジスタ、１３８０・・
・レジスタ、１４００・・・減算器−ｂ、１４３６・・
・アドレス・バッファ、１４４ｏ・・・コンパレータ、
１４５０・・・オフセット・レジスタ、１４４８・・・
デコーダ、１４５２・・・ラッチ、１４５６・・・ドラ
イバ、１５８４・・・プログラム・カウンタ、１５８８
・・・リピート・カウンタ、１５９２．１５９４・・・
アップカウンタ、１６２６・・・コントローラ、１６２
８・・・ｓｖｐ装置、１６３２．１６３４・・・オシレ
ータ、ｌ　７００・・・テレビジョン・マイ２０コント
ローラ、１７ｏ２・・・パーソナルコンピュータ・キー
バッド、１７ｏ４・・・遠隔制御ユニット、１７１２−
・・ビデオ信号デコーダ■ １−／’ｇ、２７ｂ ス４ Ｆ／’ｇ、２８ へ°（ Ｎ〃ノリ ユＬ ｕ 工ｙ ■ Ｉ ＩＩ 偽Ｌ Ｃ２−＞ＲＦＯＡ７−＞ＲＦＯ／ＤＩＲＣ５−＞ＲＦ／
Ａ７−＞ＲＦＩ／ＤＯＲセレクト セレクト Ｃ８＝＞Ｌ／２ＲＯＲＲ／２Ｒ Ｃ２１−＞ 条件付き命令制御 Ｃ２２，２３−＞命令タイプセレクト（シングル、ダブ
ル待機状態シングル、アイドル） Ｆｔ’１．４８ 娘。 餉　ＪＣ＝ １：ｔｉべ叔０ 手 続 補 正 書（方式） ■、事件の表示 平成２年特許願第２７６ ２５号 ２、発明の名称 命令及びアドレス制御回路 ３、補正をする者 事件との関係

Claims (2)

    【特許請求の範囲】
  1. （１）作動モード信号を受ける入力と、制御命令及びア
    ドレス命令を出す出力とを有する命令及びアドレス制御
    回路であって、前記制御命令及びアドレス命令を受ける
    入力を各々が備えている複数の１ビット並列演算プロセ
    ッサエレメントを備えたビデオ信号処理デバイスと共に
    使用する命令及びアドレス制御回路において、 アドレス可能なメモリロケーションに記憶された制御命
    令及びアドレス命令を備えた命令プログラムメモリと、 該命令プログラムメモリ及び制御回路の入力に接続され
    ていて、受けた作動モード信号に応答して前記アドレス
    可能なメモリロケーションにアドレスするプログラムカ
    ウンタとを有しており、前記命令プログラムメモリが、
    前記アドレスされた制御命令及びアドレス命令を、前記
    プロセッサエレメントの入力に書込むようになっており
    、 前記命令プログラムメモリの出力に接続されていて、前
    記命令プログラムメモリからの制御命令に応答して、前
    記アドレスされた制御命令をラッチしかつ再供給すべく
    作動する分岐回路を備えている制御回路と、 前記命令プログラムメモリの出力に接続されておりかつ
    前記制御命令が再供給されている間に前記アドレス命令
    を連続的に増大させるカウント分岐回路を備えているア
    ドレス命令制御回路とを更に有していることを特徴とす
    る命令及びアドレス制御回路。
  2. （２）アドレス情報をもつ制御命令をアドレス可能なメ
    モリロケーションに記憶するメモリ手段を有しており、
    該メモリ手段が、アドレスを受け入れるアドレス入力と
    前記制御命令及びアドレス情報の出力とを備えており、 前記アドレス入力に接続された出力と制御信号に応答し
    てアドレス可能なロケーションを前記メモリ手段に増大
    させつつアドレスする手段とを備えた第１カウント回路
    と、 前記メモリ手段のアドレス出力に接続された入力を備え
    たアドレスアップカウンタであって、増分カウント制御
    信号に応答して、前記アドレス情報を増大させつつ入力
    しかつこのように増大したアドレス情報を出力として供
    給するアドレスアップカウンタとを有していることを特
    徴とする電子回路。
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