JPH03241585A - 可変コミット点を有する先入れ先出しメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はデータ格納装置に関するものであって、更に詳
細には、通常の読取り及び書込みメモリポインタに加え
て、通常の格納条件を減少させることによってマルチワ
ードメツセージに関する先入れ先出しくＦ　Ｉ　ＦＯ）
の格納能力を実効的に向上させる第三メモリポインタを
持ったＦＩＦＯメモリ形態に関するものである。

従来技術 最近のデータ伝送システムは、しばしば、共通の、即ち
共用のデータ媒体を介して相互接続された幾つかのデー
タプロセサから構成されるネットワークを形成するよう
に接続される。共用データ媒体を使用することにより、
個々のプロセサが、互いに通信を行ない、命令及びデー
タを共用することを可能とする。この様な共用データ媒
体の一例は、ローカルエリアネットワーク、即ちＲＡＮ
である。

共用データ媒体の物理的な具体例は、幾つかの個別的な
タイプの何れかで構成することが可能である。最も一般
的なタイプ（又は、少なくとも最も知られているもの）
は、ハードワイヤード「バス」形態であり、その場合、
一つ又はそれ以上の銅線、ケーブル、又は導電性プリン
ト回路エツジのラインが、命令及びデータを表わす電気
信号を導通させる。これらの銅線、ケーブル又はプリン
ト回路エツジは、ネットワーク内の個々のデータプロセ
サへハードワイヤードされている。このタイプの一例は
、事実上通常のコンピュータにおいて一般的に見出たさ
れるデータバスである。

共用データ媒体の別の一般的なタイプは、電磁リンクで
あり、その場合、電磁信号（例えば、ＲＦ又はマイクロ
波）が命令及びデータを表わす。

電磁信号がネットワーク内の個々のデータプロセサによ
って空気中又は特別のケーブル（例えば、同軸又は三軸
ケーブル）によって送信及び受信される。このタイプの
一例は、［パケットラジオ（ｐａｃｋｅｔ　　ｒａｄｉ
ｏ）Ｊと呼称され、且つ宛て先アドレス情報を包含する
ＲＦ倍信号送信及び受信を行なう。ネットワーク内のデ
ータプロセサがこの様な信号を受取ると、それは、その
中に含まれる宛て先アドレス情報を検査して、そのプロ
セサがその特定の信号に対する宛て先プロセサであるか
否かを決定する。そうである場合には、その信号の情報
が格納され且つそのプロセサによって使用される。

増々一般的となっている共用データ媒体の更に別のタイ
プは、オプチカルファイバであり、その場合、オプチカ
ルファイバケーブルが光学的信号（例えば、光のパルス
）を担持し、その光学的信号が命令及びデータを表わす
。このオプチカルファイバケーブルは、オプチカルファ
イバコネクタを介してネットワーク内の個々のデータプ
ロセサへ［ハードワイヤード（ｈａｒｄ−ｗｉ　ｒｅｄ
）Ｊされている。共用データ媒体としてオプチカルファ
イバを使用することが増加している。なぜならば、最近
のデータ伝送システムは、−層高速となり且つより洗練
したものとなっているからである。

−例としては、ファイバ分散型データインターフェース
（ＦＤＤＩ）と呼ばれるオプチカルファイバリングＬＡ
Ｎスタンダードがある。

特に、多数のデータプロセサを相互接続して大型のネッ
トワークを形成する場合には、共用データ媒体を介して
伝搬する命令及び／又はデータ信号の幾つか又は多分は
とんどが、該プロセサの幾つか又は多分そのほとんどに
よって使用することが運命付けられていたり又は意図さ
れていたりするものではない。従って、不必要な信号操
作及び処理を回避し、且つそれらによって使用されるこ
とが運命付けられていたり及び／又は意図されていたり
する信号の高い処理能力を維持するために、個々のデー
タプロセサは、典型的に、コミットし且つ何れかの多大
な操作を実行する前に、共用データ媒体から受取った命
令及び／又はデータを検査する能力を具備している。従
って、プロセサがその受取った命令及び／又はデータを
検査し且つそれらが使用するために維持されるべきであ
るか又は破棄されるべきであるかを決定することを一層
速く行なうことが可能であれば、該プロセサはより高速
で新たな命令及び／又はデータを受付は且つ処理するこ
とが可能である。

共用データ媒体の信号伝搬速度が増加すると、潜在的な
信号処理能力が増加する。潜在的な信号能力が増加する
と、コミットし且つ動作を行なう前に入力する命令及び
／又はデータを検査するために各プロセサに対して使用
可能な時間は減少する。従って、信号処理能力が増加す
ると、入力する命令及び／又はデータを迅速に検査し且
つそれらが処理を行なうために維持されるべきか否かを
迅速に決定することが可能であることが増り望ましくな
る。この能力は、特に、共用データ媒体がオプチカルフ
ァイバである場合に望ましい。なぜならば、潜在的な信
号処理能力は非常に高く、且つ全ての命令及び／又はデ
ータが、プロセサのインターフェースを介してオプチカ
ルファイバへ通過せねばならないからである。

高速データ通信システムに対して、「リング」アーキテ
クチャが増々一般的なネットワークアーキテクチャとな
りつつある。例えばＦＤＤＩなどのようなリングネット
ワークにおいては、単に共用データ媒体へ接続し且つラ
イン上に表われるデータをモニタし、所望に応じてデー
タを受付は且つ格納する代わりに、ＦＤＤＩリング内の
各プロセサのインターフェースは、ネットワーク内の直
列要素とならねばならない。換言すると、各プロセサの
インターフェースは、ネットワークの一部となり、デー
タリピータ−として作用せねばならない。各インターフ
ェースは、ネットワークからのデータを受付け、且つ別
のプロセサによって検査及び／又は使用のためにネット
ワーク内へ直ぐにそのデータを再送することが可能であ
ると共に、同時的に、そのデータを一時的に格納し、且
つそれがその特定のプロセサによって使用するために意
図されたものであるかを判別するためにそのデータを検
査し、そうである場合には、そのデータをコピーし且つ
格納することが可能でなければならない。

典型的に、このことは、各プロセサのインターフェース
内におけるデータリピータ−レジスタ及び先入れ先出し
くＦ　Ｉ　ＦＯ）メモリ形態を使用することによって行
なわれる。このインターフェースは、それが受取られた
順番でデータリピータ−レジスタ及びＦＩＦＯメモリの
両方においてデータを受付は且つ格納（書込み）する。

データがインターフェースのＦＩＦＯ内にコピーされる
一方、該インターフェースは、そのデータを検査し且つ
そのプロセサ内において使用するためにそのデータを維
持すべきか、又は単にそれを破棄すべきか否かを決定す
る。そのデータが維持されるべきではなくそのプロセサ
内において使用されるものでない場合には、ＦＩＦＯメ
モリ内のデータは破棄される（例えば、爾後の入力デー
タによって上書きされる）。一方、受信データは、リピ
ータ−レジスタによってネットワーク内に直ぐに再送さ
れ、且つネットワークの共用データ媒体を介して伝搬を
継続する。

このデータを格納し且つ検査するための必要な能力は、
ＦＩＦＯが、そのデータをコピーし且つ格納するか否か
を決定するために検査されねばならない各グループのデ
ータ（例えば、「フレームｊ）内の最も長いサブグルー
プのデータ（例えば、「ヘッダ」）と少なくとも同じ長
さでなければならないことを必要とする。その理由は、
データを維持するか又は破棄するかの決定を行なう前に
、通常、フレームの全ヘッダ（例えば、アドレスフィー
ルド）が検査されるからである。このデータを維持する
か又は破棄するかの決定をするための入力データストリ
ームにおける点は、「コミット点（ｃｏｍｍｉｔ　　ｐ
ｏｉｎｔ）Ｊと呼称され、そのコミット点が何れかの与
えられたデータフレーム内のどこに存在するかはしばし
ば未知である。あるデータフレームの場合、このコミッ
ト点は、フレームの終端にある場合があり、即ち、全て
のデータが受信され且つＦＩＦＯ内に書込まれた後であ
る。

更に、データプロセサ内の中央処理装置（ＣＰＵ）は、
とジーであり且つその初期的な格納の直後にそのデータ
を使用することが不可能な場合があるので、ＦＩＦＯは
、前に受信したフレームをプロセサのメインメモリ及び
／又はＣＰＵへ転送を完了する一方、最大で一つの完全
なヘッダを検査のために維持するため、最大のヘッダよ
りもより大きなものとすべきである。更に、そのプロセ
サによって使用するために維持されるデータは、それが
もはや必要となくなるまで、上書きされることから保護
されるべきである。このことは、非常に大型で複雑且つ
経済的に実現性のないほど高価であるようなＦＩＦＯを
使用することを必要とするか、又は、経済的に好ましく
ないような非常に多数の関連するメモリ回路を必要とす
るようなＦＩＦＯを使用することを必要とする。

ＬＡＮ内のこの様なデータリピータ−内において潜在的
に動作可能なＦＩＦＯメモリ形態の一例は、発明者Ｆｒ
ａｓｅｒの米国特許第４，５０７゜７６０号に記載され
ている。この特許のＦＩＦＯは、公知の通常の「読取り
」及び「書込み」メモリポインタを有する。その読取り
ポインタは、データが最後に検索されたメモリ位置を「
ポイント」する。出力データかＦＩＦＯからシーケンシ
ャルに、即ち逐次的に検索されると、読取りポインタは
ＦＩＦＯ内において前進する。書込みポインタは最後に
データが格納されたメモリ位置へポイントする。入力デ
ータがシーケンシャルに格納されると、書込みポインタ
がＦＩＦＯ内において前進する。

上記特許のＦＩＦＯ形態は、入力データフレームの最後
のデータワード（例えば、バイト）が格納されたメモリ
位置へポイントするために使用される第三メモリポイン
タを付加している。しかしながら、上記特許の第三メモ
リポインタは、フレームのエンド、即ち終端を表示する
ために使用することが可能であるに過ぎず、且つ全フレ
ームがエラーなしで受信されたことが決定される場合に
のみ使用することが可能である。従って、上記特許の第
三メモリポインタを具備するＦＩＦＯ形態は、完全なフ
レームか受信され且つ検証されるまで、維持され且つ使
用されるべき受信データと単にアボート、即ち中止され
るべきデータとの間の境界に関する利点乃至は能力を提
供するものではない。

従って、受信データの選択的維持及び保護を与え、一方
さらなる入力データに対し適切な未保護の格納能力を与
える経済的に実現性のあるＦＩＦＯメモリ形態に対する
必要性が存在している。

目　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、プログラム可能に選
択したデータの実時間維持及び保護を与える経済的に実
現性のあるＦＩＦＯメモリ形態を提供することを目的と
する。本発明の別の目的とするところは、保護エリアと
非保護エリアとを指定するためにＦＩＦＯ内においてメ
モリ位置の境界を定めるプログラム可能な選択手段を提
供することである。

構成 本発明は、先入れ先出しくＦＩＦＯ）デジタルデータ格
納及び検索を与えるＦＩＦＯメモリ形態を使用する。し
かし、通常の二つのメモリポインタ（「読取り」及び「
書込み」）に加えて、ＦＩＦＯ内のプログラム可能な、
即ち書込み可能な境界として作用する第三メモリポイン
タが付加されている。データ受信期間中に、この第三ポ
インタは、維持され且つ上書きされることから保護され
るべきデータと、潜在的に破棄可能な他のデータとの間
の境界を画定するために使用することが可能である。デ
ータ送信期間中、この第三ポインタは、送信のためにコ
ミットしたデータ、例えばそのデータが送信されるべき
データ媒体が十分にレディ、即ち準備完了しており且つ
それを受付けるために使用可能であるデータの境界を画
するために使用することが可能である。

入力デジタルデータはシーケンシャルにＦＩＦＯ内に書
込まれ且つそれが受取られた順番に格納される。出力デ
ータは、同一の態様でＦＩＦＯからシーケンシャルに検
索される。ランダムアクセスメモリ（ＲＡＭ）は、該デ
ータを格納し且つそれからデータを検索するアドレス可
能なメモリである。

書込みポインタは、入力デジタルデータを格納すべきＲ
ＡＭ内のメモリ位置をアドレスするために使用される。

読取りポインタは、格納されているデジタルデータを検
索するＲＡＭ内のメモリ位置をアドレスするために使用
される。本発明によれば、第三の「コミット（ｃｏｍｍ
ｉ　ｔ）Ｊポインタが、「コミットされた（ｃｏｍｍｉ
　ｔ　ｔ　ｅｄ）Ｊ　ものと見なされるデータと［コミ
ットされていない（ｕｎｃｏｍｍｉ　ｔ　ｔ　ｅｄ）Ｊ
ものと見なされるデータとの間の境界として作用するＲ
ＡＭ内のメモリ位置をアドレスするために使用される。

データ受信期間中、コミットされたデータは、保持し且
つ上書きされることから保護されるべきことが決定され
且つ読取りのために使用可能なデータである（例えば、
他の場所に格納し且つ後にＦＩＦＯに関連す°るプロセ
サによって使用するため）。コミットされていないデー
タは、保持されるべきか又は保護されるべきかがいまだ
に決定されておらず、読取りのためにいまだに使用可能
でないデータである。コミットされたデータは、それが
読取られるか、又はコミット状態が解除され、維持され
且つ上書きから保護されるべきではないという意味にお
いて「非データ（ｎｏｎ−ｄａｔａ）Ｊとなるまで、維
持され且つ上書きから保護される。コミットされていな
いデータは、維持されるか又は保護されるべきてはない
ものと決定されると、単にアボート、即ち中止乃至は廃
止されるか、及び／又は新たな入力データによって上書
きされる。

比較器回路を使用して、入力直列データビ・ソトストリ
ームの所定の部分を、予めプログラムし予め定めた一つ
又は複数個のビット（ターンと選択的及びプログラム可
能に比較する。この比較は、ダイナミックに実行され、
即ち入力データビ・ソトが受信され且つＦＩＦＯ内に書
込まれながら、それらが予め定めたビットパターンと比
較される。

例えば、入力データのヘッダ内に含まれるフレーム制御
又はアドレス情報は、それに対応する予めプログラムさ
れた情報に対して比較することが可能である。この比較
の結果は、入力データを保護すべきであるか否か、又格
納及び／又は他の場所で使用するために維持されるべき
であるか否か、又は単にアボートされるべきであるか否
かを決定する。

データ送信期間中、コミットしたデータは、データ媒体
上へ送信することが決定されたデータである。コミット
されていないデータは、その様な決定がいまだになされ
ていないデータである。

ステータスレジスタが、データ媒体の準備完了をモニタ
してＦＩＦＯからのデータを受付ける。

データ媒体がレディ、即ち準備完了であり、且つＦＩＦ
Ｏが全ての必要なデータを有している場合には、データ
媒体上へのデータ送信が行なわれる。

データ媒体がレディであるが、ＦＩＦＯが全ての必要な
データを有していない場合には、ＦＩＦＯがインタラブ
ドされることなしにそのデータをデータ媒体上へ継続的
に送信するのに十分なデータを有している場合にのみデ
ータ媒体上へのデータ送信が行なわれ、一方そのデータ
を供給する回路乃至はシステムは、ＦＩＦＯ内へのデー
タ転送を完了する。

ＦＩＦＯが十分なデータを有しているか否かを決定する
ために、回路が、ＦＩＦＯによって保持されているデー
タ量を測定し、そのデータを供給するシステムがＦＩＦ
Ｏ内へのそのデータ転送を終了するのにどれ位時間がか
かるかを計算し、且つシステム対ＦＩＦＯ及びＦＩＦＯ
対データ媒体のデータ転送速度に基づいて、ＦＩＦＯが
インタラブドされることなしに継続的に送信するのに十
分なデータを有しているか否かを決定する。

実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

第１図は、データ受信のために本発明のＦＩＦＯメモリ
形態１４を使用することが可能なオプチカルファイバリ
ングＬＡＮ２２を使用するデータ通信システムインター
フェース１０の主要な機能要素を簡単化した機能ブロッ
ク図の形態で示している。注意すべきことであるが、こ
のＦＩＦＯメモリ形態１４の使用は、この特定の適用例
にのみ限定されるべきものではなく、この適用例は、単
に説明の便宜上使用するものに過ぎない。例えば、本発
明のＦＩＦＯメモリ形態１４は、）＼−ドワイヤードバ
ス（例えば、銅ケーブル）又は電磁リンク（例えば、「
パケットラジオ（ｐａｃｋｅｔｒａｄｉｏ）Ｊ）を共用
データ媒体２２として使用するシステムインターフェー
スにおいて同様に良好に動作する。

この特定の適用例における基本的な機能要素は、光学送
信機１２、データリピータ−レジスタ１３、ランダムア
クセスメモリ（ＲＡＭ）１４、比較器回路１６、インタ
ーフェース制御器１８、ポインタ制御器２０などである
。注意すべきことであるが、その他のある適用例におい
ては、データリビターレジスタ１３は必要でない場合が
あり、特に、例えばハードワイヤードバスなどの非リン
グタイプのネットワークトポロジにおいては必要とされ
ない。これらの基本的なインターフェース要素は、一般
的に入手可能であり且つ公知の多数のデジタル回路装置
を結合して構成することが可能である。

トランシーバ（送信機）１２は、オプチカルファイバリ
ングＬＡＮ２２がら二進情報を受信する。

典型的に、この二進情報は、二進ビットの直列シーケン
スから構成されるデータフレーム４２（第２図に関して
以下に説明する）の形態である。この二進ビットの直列
シーケンスは、ＦＤＤＩスタンダードによって定義され
る如く、４Ｂ１５Ｂ手法に従ってエンコードされること
が多い。二進情報が人手可能となったことを表わす信号
２４が、トランシーバ１２によってインターフェース制
御器１８へ送給される。

この二進情報それ自身は、トランシーバ１２内において
、オプチカルファイバのフォーマットから電気的フォー
マットへ変換され、データリピータ−レジスタ１３．Ｒ
ＡＭ１４及び比較器１６に対して二進情報信号２６とし
て与えられる。この二進情報信号２６は、直列二進ビッ
トの形態のまま止どまるか、又はトランシーバ１２によ
って、例えば８ビツトバイトなどのような並列ビットの
グループへ変換させることが可能である。比較器１６は
、二進情報信号２６をモニタして、爾後の転送のために
ＲＡＭ１４内に保持するか又は他のメモリ又は処理（不
図示）に対してダウンロードするために保持するべきで
あるか否かを決定する。

一方、入カニ進情報２６は、それが受信された順番で、
同時的に、データリピータ−レジスタ１３とＲＡＭ１４
の両方にシーケンシャルに格納される（例えば、ビット
毎、又はバイト毎）。

二進情報が使用可能となったことを表わす信号２４が受
信されると、インターフェース制御器１８は、入カニ進
情報２６をどこへ格納するかに関してＲＡＭ１４へ命令
を与える。インターフニス制御器１８は、ポインタ制御
器２０へ命令２８を送給し、ポインタ制御器２０がメモ
リポインタ３０．３２．３４をＲＡＭ１４に供給するこ
とによってこのことを行なう。以下に更に詳細に説明す
る如く、これらのメモリポインタ３０．３２゜３４は、
ＲＡＭ１４に対して、その中のどのメモリ位置がその読
取り及び書込み動作のために使用されるかを表わす。

以下に説明する如く、比較器１６が、他のメモリ又は処
理（不図示）に対して爾後の転送のために入カニ進情報
２６をＲＡＭ１４内に保持すべきであることを決定する
場合には、それは、このことを表わす信号３６をインタ
ーフェース制御器１８へ送給する。次いて、インターフ
ェース制御器１８は、ポインタ制御器２０を介して、ポ
インタ３０．３２．３４を適宜操作することにより（以
下に、第３Ａ図乃至第３Ｇ図を参照して説明する）、二
進情報の格納及び／又は格納した二進情報へのアクセス
を制御することが可能である。ＲＡ　Ｍ　１４からの出
力信号経路３８は、格納した二進情報の他のメモリ又は
処理（不図示）への転送乃至はダウンロード操作を与え
る。

ポインタ制御器２０は、三つのメモリポインタ３０．３
２．３４に対するメモリアドレス値を保持するために一
つずつ三つのレジスタ（不図示）と、レジスタのローデ
ィング、インクリメント動作／又はデクリメント動作の
ための簡単な制御論理（不図示）とを有することが可能
である。この様なレジスタ及び制御論理は、一般的に使
用されており公知の多数のデジタル回路装置の組合わせ
から構成することが可能である。

一方、この特定の適用例の場合、オプチカルファイバＬ
ＡＮ２２内を循環する二進情報の継続性を維持するため
に、データリピータ−レジスタ１３内に一時的に格納さ
れる二進情報は、それから継続的に検索され且つ出カニ
進情報信号４０としてトランシーバ１２へ送給される。

次いで、トランシーバ１２は、この二進情報をＬＡＮ２
２へ再送する。従って、トランシーバ１２及びデータリ
ピータ−レジスタ１３は、二進情報リピータ−として共
に動作することによりＬＡＮ２２の一体性を維持すべく
動作する。

入カニ進情報２６をＲＡＭ１４内に格納することにより
、該二進情報は、保護され且つその他のメモリ又は処理
（不図示）へ爾後に転送するために維持することが可能
である。以下に説明する如く、三つのメモリポインタ３
０，３２．３４を使用することにより、二進情報を保護
した状態で維持し、且つトランシーバ１２及びＲＡＭ１
４が新たな二進情報を入力し且つ格納することを継続す
ることを可能とする。

第２図は、データフレーム４２に対する基本的なフォー
マットを示している。入カニ進情報信号２６は、一つ又
はそれ以上のデータフレーム４２から構成されている。

各データフレーム４２は、ヘッダ４４、データ４６及び
エンドオブフレーム（フレーム終了）シーケンス（ＥＯ
Ｆ）４８を有しており、その各々はしばしば８ビツトの
バイトに再分化されている二進ビットの直列シーケンス
から構成されている。再度第１図を参照すると、二進情
報信号２６がＲＡＭ１４内へエンタすると、比較器１６
は、二進情報信号２６内の各フレーム４２を検査する。

公知の手段により、比較器１６は、予めプログラムされ
た直列二進シーケンス（例えば、フレーム制御又は宛て
先アドレス情報）を、ＲＡ　Ｍ　１．４にエンタする二
進情報信号２６内の各フレーム内のヘッダ４４、データ
４６及びＥＯＦ４８を構成している直列二進シーケンス
と比較する。マツチング、即ち整合状態が得られると、
そのフレーム４２はコミット状態となる（この点につい
ては、以下に第３Ｃ図を参照して説明する）。

第３Ａ図乃至第３Ｇ図は、ＲＡＭ１４が二進情報を有し
ておらず且つ三つのポインタ３０．　３２゜３４が全て
同一のメモリ位置にセットされており、二進情報信号２
６の到着を待機している状態を示している。

第３Ｂ図は、ＲＡＭ１４が二進情報信号２６の受信及び
格納を開始した状態を示している。書込みポインタ（Ｗ
−ポインタ）３４が前進し、入カニ進情報信号２６の次
のビット又はバイトを書込むべき次のメモリ位置を表わ
し、ブロック５０をＲＡＭ１４内のいまだにコミットさ
れていない二進情報で格納した状態とする。この格納さ
れた二進情報５０は、比較器１６が、その他のメモリ又
は処理のために爾後の転送のためにＲＡＭ１４によって
この格納した二進情報５０を維持すべきであることを決
定する時まで、コミットされていない状態を維持する。

第３Ｃ図は、格納された二進情報５０がコミットされた
二進情報のステータスを獲得した状態を示している。比
較器１６が、入カニ進情報２６を、ＣＰＵ１８によって
使用するために維持すべきであることを決定すると、「
コミット（ｃ　ｏｍｍ　１ｔ）Ｊポインタ（Ｃ−ポイン
タ）３２が前進されて、書込みポインタ３４と一致する
。読取りポインタ（Ｒ−ポインタ）３０とコミットポイ
ンタ３２との間のコミットされたデータ５０は、他の場
所での格納及び／又は使用のために（例えば、インター
フェース１０と関連するプロセサ（不図示）による使用
のため）ＲＡＭ出力３８を介して読取り又はダウンロー
ドするために使用することが可能である。コミットポイ
ンタ３２及び書込みポインタ３４は、全ての入カニ進情
報２６が格納されるまで、例えばＥＯＦ４８が入カニ進
情報２６内に受信されるまで、共に前進する。

第３Ｄ図は、コミットされた二進情報５０が完成したデ
ータフレーム４２を構成する状態、例えばＥＯＦ４８が
入カニ進情報４６内に受信された状態を示している。コ
ミットポインタ３２は、もはや前進することはなく、こ
のコミットされた二進情報５０の終端部に位置した状態
となる。しかしながら、書込みポインタ３４は、さらな
る入カニ進情報５２．５４と共に前進することを継続す
る。書込みポインタ３４がＲＡＭ１４内のＦＩＦＯキュ
ー（ｑ　ｕ　ｅ　ｕ　ｅ）の底部に到達すると、それは
、ＦＩＦＯキューの上部ヘリセットされ、且つ残りの新
たな二進情報５４が格納される間再度前進する。この新
たな二進情報５２．５４は、比較器１６が、それが維持
され且つ使用されるべきであることを決定しない限り及
びその様な決定をするまで、コミットされていないステ
ータスを維持する。

コミットポインタ３２は、このコミットしたデータフレ
ーム４２の端部に印を付ける。このコミットポインタ３
２が前進されてこの新たな入カニ進情報５２．５４に対
してコミット状態を表わす場合には、一つのデータフレ
ーム４２と次のデータフレーム４２との間の境界の印で
ある基準点が喪失される。従って、入カニ進情報５２．
５４が完全なデータフレーム４２を構成しており（例え
ば、ＥＯＦ４８が受信されている）且つ前にコミットさ
れた二進情報５０がいまだに他の場所へダウンロードさ
れておらず又使用されてもいないが、別の人カニ進情報
２６が継続して受信される場合には、以下の三つのこと
の内の一つが発生せねばならない。即ち、（１）このい
まだにコミットされていない二進情報５２．５４はアボ
ート、即ち中止乃至は廃止されねばならない（以下に説
明する）、（２）前にコミットした二進情報５０は「解
除」されねばならない（以下に、第３Ｆ図を参照して説
明する）、又は（３）独特のＥＯＦマーカー（不図示）
が、前にコミットした二進情報５０の端部に格納されね
ばならない。

しかしながら、別の入カニ進情報２６が受信されない場
合には、前にコミットされた二進情報５０及びいまだに
コミットされていない二進情報５２．５４の両方がＲＡ
Ｍ１４内に維持されることを継続することが可能である
。コミットされていない二進情報がアボートされるか又
はコミットされるか、前にコミットされた二進情報が解
除されるか又は他の場所へダウンロードされるか、又は
新たな入カニ進情報２６が受信されるまで、これらの両
者はその様に維持することが可能である。

従って、コミットポインタ３２及び読取りポインタ３０
（第３Ｅ図を参照して以下に説明する）は、単に一つの
完全なデータフレーム４２を構成するコミットした二進
情報５０の境界を画定することが可能であり、一方コミ
ツトされていない二進情報５２．５４の最大で一つの付
加的なデータフレーム４２を一時的に保持することが可
能である。

上述した如く、独特のＥＯＦマーカー（不図示）がＲＡ
Ｍ１４内に書込まれて各完全なデータフレム４２の境界
を画定すると、一つを超えた完全なデータフレーム４２
を構成するコミットした二進情報５０を保持することが
可能である。

コミットされていない二進情報５２．５４がアボートさ
れると、書込みポインタ３４はコミットポインタ３２と
同一の位置へ再位置決めされる。

この状態は、第３Ｃ図に示したのと同一である。

コミットされていない二進情報５２．５４は、無効な二
進情報であるとかインターフェース１０と関連するプロ
セサ（不図示）による使用のために意図されているもの
ではないなどの取扱うことの不可能なエラーを有するこ
とが判明した場合には、アボートすることが可能である
。

更に、ＲＡＭ１４が「オーバーフロー」　（即ち、その
能力限界まで完全に充填し且つ別の人カニ進情報２６が
継続して受信される場合）し且ついまだにコミットされ
ていない二進情報５２．５４が前にコミットした二進情
報５０よりも優先度が低い場合には、コミットされてい
ない二進情報５２゜５４をアボートすることが可能であ
る。換言すると、コミットされていない二進情報５２．
５４の受信が、より高い優先度で前にコミットした二進
情報５０の維持と干渉する場合には、コミットされてい
ない二進情報５２．５４はアボートされる。

第３Ｅ図は、コミットされた二進情報５０が、インター
フェース１０と関連するプロセサ（不図示）によって使
用するために読取られている状態を示している。コミッ
トされた二進情報５０が読取られると、読取りポインタ
３０は前進する。読取りポインタ３０は、最大限、コミ
ットポインタ３２まで前進することが可能であるが、そ
れを超えることはない。しかしながら、読取りポインタ
３０は、コミットポインタ３２が読取りポインタ３４と
同一の点に位置決めされるまで、即ち格納された二進情
報５０がコミットされた状態となる時（第３Ｃ図に示し
た如＜）、前進することはできない。従って、コミット
ポインタ３２が読取りポインタ３０から離れて前進する
まで、即ち格納された二進情報５０がコミットされた状
態となるまで、格納された二進情報５０は読取ることが
不可能である。

ＥＯＦ４８が受信されると、ＥＯＦステータスフラッグ
（不図示）が、ＥＯＦ４８が受信されたか否かを表わす
ために、ポインタ制御器２０によって発生され且つその
中で使用することが可能である。このフラッグのステー
タスをメモリポインタ３０，３２．３４のそれぞれのス
テータスと比較することにより、ポインタ制御器２０は
、ＲＡＭ１４から読出されるべきデータが使用可能であ
るかに関してインターフェース１０と関連するプロセサ
（不図示）へ報告することを可能とする。

例えば、全てのコミットされた二進情報５０が読出され
且つＥＯＦステータスフラッグがセット（即ち、ＥＯＦ
４８の受信を表わす）された後に読取りポインタ３０が
コミットポインタ３２と同一の位置へ前進すると、ポイ
ンタ制御器２０は、データフレーム４２のエンド、即ち
端部に到達したことを該プロセサに報告することが可能
である。

次いで、該プロセサは、別の人カニ進情報２６が格納さ
れ且つコミットされるまで、ＥＯＦ４８を超えて別の格
納した二進情報５０を読出すことができないこきを知得
する。しかしながら、読取りポインタ３０が、コミット
ポインタ３２と同一の位置へ前進されたが、ＥＯＦステ
ータスフラッグがセットされていない（即ち、ＥＯＦ４
８を受信したことが示されない）場合には、ポインタ制
御器２０は、別の格納した二進情報５０が読出しのため
に使用可能な状態とされるべきであることを該プロセサ
に報告することが可能である。なぜならば、入力データ
フレーム４２のエンド、即ち端部はいまだ到達していな
いからである。

第３Ｆ図は、新たな二進情報５２が格納されるに連れて
書込みポインタ３４が前進しく第３Ｄ図に関する上の説
明を参照）且つ前にコミットした二進情報５０が解除さ
れた状態を示している。前にコミットした二進情報５０
が解除されると、読取りポインタ３０はコミットポイン
タ３２と同一の位置へ前進される。このことが発生する
と、ＲＡＭ１４内のＦＩＦＯキューの状態は、第３Ａ図
及び第３Ｂ図に関して説明した如く、入カニ進情報２６
が最初に格納される場合の状態と実質的に同一の状態と
なる。前にコミットした二進情報５０は、それが無効二
進情報であるか又は現在受信されているものよりも優先
度の低いデータフレーム４２であるなどの取扱い不可能
なエラーを有するものであると判別した場合に解除する
ことが可能である。換言すると、前にコミットした二進
情報５０の維持がより高い優先度の入カニ進情報２６の
位置と干渉する場合には、前にコミットした二進情報５
０が解除される。

第４図は、本発明のＦＩＦＯメモリ形態１４をデータ伝
送のために使用することが可能なオプチカルファイバリ
ングＬＡＮ２２を使用するデータ伝送システムインター
フェース１１の主要な機能要素を簡単化した機能ブロッ
ク図で示している。

この場合にも、このＦＩＦＯメモリ形態１２の使用は、
この特定の適用例にのみ限定されるべきものではなく、
この適用例は、単に説明の便宜上のものに過ぎない。例
えば、本発明のＦＩＦＯメモリ形態１４は、共用データ
媒体２２としてハードワイヤードバス（例えば、銅ケー
ブル）又は電磁リンク（例えば、「パケットラジオ」）
などを使用するシステムインターフェースにおいても同
様に適用可能である。

この特定の適用例における基本的な機能要素は、オプチ
カルトランシーバ（光学的送信機）１２と、データリピ
ータ−レジスタ１３と、ランダムアクセスメモリ（ＲＡ
Ｍ）１４と、準備完了モニタ１５と、マルチプレクサ１
７と、ポインタ制御器２０などである。注意すべきこと
であるが、幾つかのある適用例においては、データリピ
ータ−レジスタ１３及びマルチプレクサ１７は必要でな
い場合があり、特に、例えばハードワイヤードバスなど
の非リングタイプのネットワークトポロジを使用する場
合にはこれらの要素は必要とされない。

これらの基本的なインターフェース要素は、一般的に人
手可能な公知の多数のデジタル回路装置の結合として構
成することが可能である。

第１図の受信インターフェース１０に関して説明した如
く、この送信インターフェース１１は、ＬＡＮ２２の一
体性を維持する。このインターフェース１１において、
トランシーバ１２、データリピータ−レジスタ１３及び
マルチプレクサ１７は、二進情報リピータ−として一体
的に動作する。

データリピータ−レジスタ１３内に一時的に格納される
入カニ進情報２６は、リピートされた二進情報４０とし
てマルチプレクサ１７へ送給される。

マルチプレクサ１７は、ポインタ制御器２０からそのマ
ルチプレクサ制御信号３５を介してその他のことの命令
が与えられない限り、このリピートした二進情報４０を
送信二進情報４１としてトランシーバ１２へ送給する。

しかし、受信インターフェース１０のようにＬＡＮ２２
からの入カニ進情報２６を受信し且つ格納する代わりに
、この送信インターフェース１１の主要な機能は、該プ
ロセサ又はそれと関連するその他のメモリ（不図示）か
らの出カニ進情報３９をＬＡＮ２２へ送信することであ
る。データ送信期間中、ＲＡＭ１４は、この様な出カニ
進情報３９を受信し、それを格納し且つポインタ制御器
２０からメモリポインタ３０，３２．３４を介してやっ
てくるその命令を待つ。その様に命令がされると、ＲＡ
Ｍ１４はこの格納した情報を検索し且つ出カニ進情報３
８をマルチプレクサ１７へ送給する。次いで、マルチプ
レクサ１７がポインタ制御器２０によってそのマルチプ
レクサ制御信号３５を介して命令されると、それは、そ
の出カニ進情報３８を送信二進情報４１としてトランシ
ーバ１２へ送給する。次いで、トランシーバ１２は、こ
の送信二進情報４１をＬＡＮ２２へ送信する。

コミットされた二進情報のみが、インターフェース１１
によってＬＡＮ２２へ送信される。コミットされた二進
情報は、ＬＡＮ２２へ送信することが決定された情報で
ある。コミットされていないデータは、いまだにその様
な決定がなされていないが、いまだなされる可能性のあ
るデータである。

コミットするか否かの決定に対する主要な基準は、送信
二進情報４１をＬＡＮ２２が受付けるために使用可能で
あるか及び／又は準備が完了しているかである。その他
の基準としては、送信されることが意図された出カニ進
情報３９の少なくとも幾つかがＲＡＭ１４内に存在する
こと、及びこの様な送信に対しＲＡＭ１４へ出カニ進情
報３９を供給するプロセサ又はその他のメモリ（不図示
）の待ち時間と比較してのＬＡＮ２２の相対的な待ち時
間などである。

従って、ＬＡＮ２２がインターフェース１１からの送信
二進情報４１を受付けるために準備が完了していない場
合には、コミット状態とはされず、従ってＲＡＭ１４が
何らかの出カニ進情報３９を有しているか否かに拘らず
、送信が行なわれることはない。しかし、ＬＡＮ２２が
インターフェース１１からの送信二進情報４１を受付け
る準備が完了しており、且つＲＡＭ１４が送信されるべ
き出カニ進情報３９の全てを有している場合には、コミ
ット状態とされ、従ってＬＡＮ２２への送信が行なわれ
る。

インターフェース１１からの送信二進情報４１を受付け
るためのＬＡＮ２２の準備完了状態は、準備完了モニタ
１５によって確かめられる。準備完了モニタ１５は、ト
ランシーバ１２から準備完了ステータス信号２５を受取
る。ＬＡＮ２２がレディ、即ち準備完了状態であると、
準備完了モニタ１５が、信号２７を送給し、このことを
ポインタ制御器２０へ示す。次いで、ＲＡＭ１４が送信
されるべき出カニ進情報３９の全てを有している場合に
は、ＬＡＮ２２への送信が行なわれる。

出カニ進情報３９の送信は、ポインタ制御器２０によっ
て制御される。第３Ｅ図に関して上述した如く、読取り
ポインタ３０は、出カニ進情報３８、即ち送信のために
コミットされた二進情報５０がＲＡＭ１４から読取られ
るに連れて、前進する。一方、マルチプレクサ（ＭＵＸ
）制御信号３５を介して、ポインタ制御器２０は、送信
のためにコミットされた出カニ進情報３８を送信二進情
報４１としてトランシーバ１２へ送給すべくマルチプレ
クサ１７へ命令を与える。

しかしながら、ＬＡＮ２２がインターフェース１１から
の送信二進情報４１を受付ける準備がなされているが、
ＲＡＭ１４が送信されるべき出カニ進情報３９の全てで
はなくその一部のみを有する場合には、送信はいまだに
開始することはできない。ＲＡＭ１４が収容する出カニ
進情報３９がコミットされた状態となった場合にのみ、
送信が開始する。送信二進情報４１の最後がＬＡＮ２２
へ送信するために与えられる時点より前か又は少なくと
もそれより遅くない状態で、送信されるべき出カニ進情
報３つの残部を受信することをインターフェース１１が
確かめた場合にのみ、コミット状態が発生する。

送信をコミットするか否か及び何時コミットするかに関
する決定（ＬＡＮ２２が送信二進情報４１を何時受付け
るか）は、送信のためにＲＡＭＩ４へ出カニ進情報３９
を供給するプロセサ又はその他のメモリ（不図示）の待
ち時間（，９ａｔｅｎｃｙ）と比較してＬＡＮ２２の相
対的待ち時間に基づいて行なわれる。ＲＡＭ１４がマル
チプレクサ１７に対して出カニ進情報３８のストリーム
をインク・ラブドされることなしに送給するのに十分な
出カニ進情報３９を有しており、一方該プロセサ又はそ
の他のメモリがＲＡＭ１４内への出カニ進情報３つの転
送を完了する場合に、コミット状態が発生する。

換言すると、ＬＡＮ２２が送信二進情報４１を受付ける
速度が、送信のために意図された全ての出カニ進情報３
９を受取る前にＲＡＭ１４をして「下回る」　（即ち、
出カニ進情報３９が不足する）ようなものでない場合に
、コミット状態が発生する。従って、このコミットさせ
る決定をする場合に、現在ＲＡＭ１４によって保持され
ている出カニ進情報３９の量及びそれぞれの二進情報転
送速度（即ち、該プロセサ又はその他のメモリからイン
ターフェース１１へ及びインターフェース１１からＬＡ
Ｎ２２へ）が既知でなければならない。

現在ＲＡＭ１４によって保持されている出カニ進情報３
９の量は、読取りポインタ３０及び書込みポインタ３４
に対するアドレス値を比較することによってポインタ制
御器２０によって決定することが可能である。二進情報
転送速度に関しては、ポインタ制御器２０を構成する論
理が、この情報で予めプログラムさせることが可能であ
り、上述したコミット決定を行なうのに必要な簡単な計
算を行なうことが可能である。

コミット状態とする前に、ＲＡＭ１４内のＦＩＦＯメモ
リ形態の状態は、上述した第３Ａ図及び第３Ｂ図に示し
たものと類似している。初期的には、三つのメモリポイ
ンタ３０，３２．３４の全ては、第３Ａ図に示した如く
、一体的に位置されている。出カニ進情報３９がＲＡＭ
１４内に書込まれると、それはコミットされていない二
進情報５０であり且つ書込みポインタ３４は、第３Ｂ図
に示した如く、前進する。

コミット状態が発生すると、ＲＡＭ１４内のＦＩＦＯメ
モリ形態の状態は、上述した如く第３Ｃ図及び第３Ｄ図
に示した状態と同様である。上述したコミット決定がな
されると、格納されている出カニ進情報３９が、コミッ
トされた二進情報５０となり、且つコミットポインタ３
２が前進されて、第３Ｃ図に示した如く、書込みポイン
タ３４と一致する。しかしながら、第３Ｄ図に示した場
合と異なり、この送信インターフェース１１において一
度コミツト状態が発生すると、コミットポインタ３２は
静止状態に止どまることがなく、それは、別の出カニ進
情報３９がＲＡＭ１４内に書込まれる場合に、書込みポ
インタ３４と共に前進する。従って、コミット状態が発
生すると、その後にＲＡＭ１４内に書込まれる全ての別
の出カニ進情報３９（例えば、ＥＯＦ４８まで）は、Ｌ
ＡＮ２２へ送信することがコミットされた二進情報５０
である。

第３Ｇ図は、例えばインターフェース１１が二進情報５
６を繰返して共用データ媒体２２へ送信する場合などの
「リピートＤｅｐｅａｔ）ＪモードでＲＡＭ１４をアド
レスすることが可能であるように三つのメモリポインタ
３０，３２．３４が位置決めされている状態を示してい
る。コミットポインタ３２は、書込みポインタ３４に関
して前進されている。読取りポインタ３０は、もともと
、書込みポインタ３４と同一の点に位置されている。読
取りポインタ３０は、二進情報５０がＲＡＭ１４から読
取られるに連れて、前進する。読取りポインタ３０がコ
ミットポインタ３２に到達すると、即ち全ての二進情報
５６が読出されると、読取りポインタ３０は、書込みポ
インタ３４と同じ位置に再位置決めされる。このことは
、リピートされるべき二進情報５６を読取るプロセスを
可能とする。このリピートモード特徴は、ＬＡＮ２２内
にリピートした二進情報通信を発生するのに有用である
。

このリピートモードにおいて動作するために、ＲＡＭ１
４内のＦＩＦＯキューは、二進情報５６のフレーム４２
全体を収容することが可能であるように十分な大きさで
なければならない。しかしながら、このことは、厳しい
限定ではない。なぜならば、このリピートモードが使用
されるデータフレーム４２のＦＤＤＩプロトコル再送に
おいて、それは典型的に、診断目的のために使用される
に過ぎないからである。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
、種々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は本発明のＦＩＦＯメモリ形態をデータ受信モー
ドで使用する場合のオプチカルファイバリングＬＡＮを
使用するデータ通信システムインターフェースの簡単化
した機能ブロック図、第２図はデータフレームに対する
基本的なフォーマットを示した概略図、第３Ａ図乃至第
３Ｇ図は本発明のＦＩＦＯメモリ形態の種々の可能な状
態を示した各概略図、第４図は本発明のＦＩＦＯメモリ
形態をデータ送信モードで使用する場合のオプチカルフ
ァイバリングＬＡＮを使用するデータ伝送システムイン
ターフェースの簡単化した機能的ブロック図、である。 １０　： １４　： １６　： １８： ２０　： ２２　： （符号の説明） データ伝送システムインターフェース ＦＩＦＯメモリ形態 比較器回路 インターフェース制御器 ポインタ制御器 オプチカルファイバリングＬＡＮ 図面の浄書（内容に変更なし） フレーム ＦＩＧ、２ ＦＩＧ、　１ Ｚ フミ　、トしｒ テータ 手続補正書 手続補正書（絋） 平成３年３ 月１２−日 平成４年４月１１日

Claims (1)

1. 【特許請求の範囲】 １、シーケンシャルにデジタルデータを入力し且つ格納
   し且つシーケンシャルに前記格納したデジタルデータを
   検索し且つ出力する先入れ先出しデジタルデータ格納及
   び検索を与えるＦＩＦＯメモリにおいて、前記デジタル
   データをアドレス可能に入力し、格納し、検索し且つ出
   力するためのメモリ位置を持ったアドレス可能メモリ手
   段が設けられており、前記デジタルデータが格納される
   べき前記メモリ位置の一つをアドレスするためのＷ−ポ
   インタ手段が設けられており、且つ前記格納されたデジ
   タルデータを検索すべき前記メモリ位置の一つをアドレ
   スするためのＲ−ポインタ手段が設けられており、前記
   ＦＩＦＯメモリ手段内の前記格納されたデジタルデータ
   の第一及び第二サブセット間の境界として作用する前記
   メモリ位置の一つを選択可能にアドレスするＣ−ポイン
   タ手段が設けられており、前記Ｃ−ポインタ手段によっ
   てアドレスされるべき前記メモリ位置を特定するための
   コミット決定手段が設けられていることを特徴とするＦ
   ＩＦＯメモリ。 ２、シーケンシャルにデジタルデータを入力し且つ格納
   し且つシーケンシャルに前記格納したデジタルデータを
   検索し且つ出力して先入れ先出しデジタルデータ格納及
   び検索を与えるＦＩＦＯメモリ装置において、前記デジ
   タルデータは開始データと終了データとを有しており、
   前記デジタルデータをアドレス可能に入力し、格納し、
   検索し且つ出力するためのメモリ位置を持ったアドレス
   可能メモリ手段が設けられており、前記入力したデジタ
   ルデータを格納すべき前記メモリ位置の一つをアドレス
   するＷ−ポインタ手段が設けられており、前記格納した
   デジタルデータを検索すべき前記メモリ位置の一つをア
   ドレスするＲ−ポインタ手段が設けられており、前記Ｆ
   ＩＦＯメモリ装置内の前記格納したデジタルデータの第
   一及び第二サブセット間の境界として作用する前記メモ
   リ位置の一つを選択可能にアドレスするＣ−ポインタ手
   段が設けられており、前記Ｃ−ポインタ手段によってア
   ドレスされるべき前記メモリ位置を特定するコミット決
   定手段が設けられていることを特徴とするＦＩＦＯメモ
   リ装置。 ３、特許請求の範囲第２項において、更に、前記デジタ
   ルデータの前記終了データが格納されたか否かを表わす
   ＥＯＦ−フラッグ手段が設けられており、前記Ｗ−ポイ
   ンタ手段によってアドレスされるべき前記メモリ位置を
   特定するＷ−位置決め手段が設けられており、且つ前記
   Ｒ−ポインタ手段によってアドレスされるべき前記メモ
   リ位置を特定するＲ−位置決め手段が設けられているこ
   とを特徴とするＦＩＦＯメモリ装置。 ４、特許請求の範囲第２項又は第３項において、前記コ
   ミット決定手段が、前記入力したデジタルデータのサブ
   セットを、予め定めた基準組のデジタルデータと比較す
   ることを特徴とするＦＩＦＯメモリ装置。 ５、特許請求の範囲第４項において、前記予め定めた基
   準組のデジタルデータが、前記ＦＩＦＯメモリ装置にと
   って固有のものであることを特徴とするＦＩＦＯメモリ
   装置。 ６、特許請求の範囲第２項乃至第４項のうちの何れか１
   項において、前記コミット決定手段がデジタル比較器回
   路を有することを特徴とするＦＩＦＯメモリ装置。 ７、特許請求の範囲第２項において、更に、前記検索し
   たデジタルデータを出力する出力手段が設けられており
   、前記出力手段が準備完了状態と非準備完了状態とを有
   しており、前記コミット決定手段が、前記出力手段の前
   記準備完了状態及び非準備完了状態をモニタすることを
   特徴とするＦＩＦＯメモリ装置。 ８、特許請求の範囲第７項において、前記コミット決定
   手段がデジタルレジスタを有することを特徴とするＦＩ
   ＦＯメモリ装置。 ９、特許請求の範囲第７項において、前記出力手段がデ
   ジタルデータ媒体を有することを特徴とするＦＩＦＯメ
   モリ装置。 １０、特許請求の範囲第２項、第３項又は第７項におい
   て、前記アドレス可能メモリ手段がランダムアクセスメ
   モリを有することを特徴とするＦＩＦＯメモリ装置。 １１、特許請求の範囲第２項、第３項又は第７項におい
   て、前記ポインタ手段の各々がデジタルレジスタを有す
   ることを特徴とするＦＩＦＯメモリ装置。 １２、特許請求の範囲第３項において、前記ＥＯＦ−フ
   ラッグ手段がデジタルレジスタを有することを特徴とす
   るＦＩＦＯメモリ装置。 １３、特許請求の範囲第３項において、前記位置決め手
   段の各々がデジタルレジスタを有することを特徴とする
   ＦＩＦＯメモリ装置。 １４、シーケンシャルにデジタルデータを入力及び格納
   し且つシーケンシャルに前記格納したデジタルデータを
   検索及び出力する先入れ先出しメモリ装置において、個
   別的なアドレスを具備する複数個のメモリ位置を持った
   ランダムアクセスメモリが設けられており、前記入力し
   たデジタルデータを格納すべき前記メモリ位置の一つの
   アドレスを与えるＷ−ポインタレジスタが設けられてお
   り、前記格納したデジタルデータを検索すべき前記メモ
   リ位置の一つのアドレスを与えるＲ−ポインタレジスタ
   が設けられており、本先入れ先出しメモリ装置内の前記
   格納したデジタルデータの第一及び第二サブセット間の
   境界として作用すべき前記メモリ位置の一つのアドレス
   を与えるＣ−ポインタレジスタが設けられており、前記
   入力したデジタルデータのサブセットを予め定めた基準
   組のデジタルデータと比較する比較器が設けられている
   ことを特徴とする先入れ先出しメモリ装置。 １５、特許請求の範囲第１４項において、前記予め定め
   た基準組のデジタルデータが、本先入れ先出しメモリ装
   置にとって固有のものであることを特徴とする先入れ先
   出しメモリ装置。 １８、シーケンシャルにデジタルデータを入力及び格納
   し且つシーケンシャルに前記格納したデジタルデータを
   検索及び出力する先入れ先出しメモリ装置において、個
   別的なアドレスを具備する複数個のメモリ位置を持った
   ランダムアクセスメモリが設けられており、前記入力し
   たデジタルデータを格納すべき前記メモリ位置の一つの
   アドレスを与えるＷ−ポインタレジスタが設けられてお
   り、前記格納したデジタルデータを検索すべき前記メモ
   リ位置の一つのアドレスを与えるＲ−ポインタレジスタ
   が設けられており、本先入れ先出しメモリ装置内の前記
   格納したデジタルデータの第一及び第二サブセット間の
   境界として作用すべき前記メモリ位置の一つのアドレス
   を与えるＣ−ポインタレジスタが設けられており、前記
   検索したデータが出力されるべきデータ媒体が設けられ
   ており、前記データ媒体は準備完了及び非準備完了の状
   態を持っており、前記データ媒体の準備完了状態を表わ
   す信号を与えるデジタルレジスタが設けられていること
   を特徴とする先入れ先出しメモリ装置。 １７、共用データ媒体から受取ったデジタルデータを入
   力し且つ格納するデータインターフェース装置において
   、個別的なアドレスを具備する複数個のメモリ位置を持
   ったランダムアクセスメモリが設けられており、前記入
   力したデジタルデータを格納すべき前記メモリ位置の一
   つのアドレスを与えるＷ−ポインタレジスタが設けられ
   ており、前記格納したデジタルデータを検索すべき前記
   メモリ位置の一つのアドレスを与えるＲ−ポインタレジ
   スタが設けられており、本データインターフェース装置
   内の前記格納したデジタルデータの第一及び第二サブセ
   ット間の境界として作用する前記メモリ位置の一つのア
   ドレスを与えるＣ−ポインタレジスタが設けられており
   、前記入力したデジタルデータのサブセットを予め定め
   た基準組のデジタルデータと比較する比較器が設けられ
   ていることを特徴とするデータインターフェース装置。 １８、特許請求の範囲第１７項において、前記予め定め
   た基準組のデジタルデータが本データインターフェース
   装置にとって固有のものであることを特徴とするデータ
   インターフェース装置。 １９、共用データ媒体上にデジタルデータを格納し、検
   索し且つ出力するデータインターフェース装置において
   、前記共用データ媒体が本データインターフェース装置
   から前記デジタルデータを受付けるために前記データ媒
   体の使用可能性に関し準備完了状態及び非準備完了状態
   を持っており、個別的なアドレスを具備する複数個のメ
   モリ位置を持ったランダムアクセスメモリが設けられて
   おり、前記デジタルデータを格納すべき前記メモリ位置
   の一つのアドレスを与えるＷ−ポインタレジスタが設け
   られており、前記格納したデジタルデータを検索すべき
   前記メモリ位置の一つのアドレスを与えるＲ−ポインタ
   レジスタが設けられており、本データインターフェース
   装置内の前記格納したデジタルデータの第一及び第二サ
   ブセット間の境界として作用する前記メモリ位置の一つ
   のアドレスを与えるＣ−ポインタレジスタが設けられて
   おり、前記共用データ媒体の準備完了状態及び非準備完
   了状態を表わす信号を与えるデジタルレジスタが設けら
   れていることを特徴とするデータインターフェース装置
   。