JP3091216B2 - 可変コミット点を有する先入れ先出しメモリ - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明はデータ格納装置に関するものであって、更に
詳細には、通常の読取り及び書込みメモリポインタに加
えて、通常の格納条件を減少させることによってマルチ
ワードメッセージに関する先入れ先出し（FIFO）の格納
能力を実効的に向上させる第三メモリポインタを持った
FIFOメモリ形態に関するものである。

従来技術 最近のデータ伝送システムは、しばしば、共通の、即
ち共用のデータ媒体を介して相互接続された幾つかのデ
ータプロセサから構成されるネットワークを形成するよ
うに接続される。共用データ媒体を使用することによ
り、個々のプロセサが、互いに通信を行ない、命令及び
データを共用することを可能とする。この様な共用デー
タ媒体の一例は、ローカルエリアネットワーク、即ちLA
Nである。

共用データ媒体の物理的な具体例は、幾つかの個別的
なタイプの何れかで構成することが可能である。最も一
般的なタイプ（又は、少なくとも最も知られているも
の）は、ハードワイヤード「バス」形態であり、その場
合、一つ又はそれ以上の銅線、ケーブル、又は導電性プ
リント回路エッジのラインが、命令及びデータを表わす
電気信号を導通させる。これらの銅線、ケーブル又はプ
リント回路エッジは、ネットワーク内の個々のデータプ
ロセサへハードワイヤードされている。このタイプの一
例は、事実上通常のコンピュータにおいて一般的に見出
だされるデータバスである。

共用データ媒体の別の一般的なタイプは、電磁リンク
であり、その場合、電磁信号（例えば、RF又はマイクロ
波）が命令及びデータを表わす。電磁信号がネットワー
ク内の個々のデータプロセサによって空気中又は特別の
ケーブル（例えば、同軸又は三軸ケーブル）によって送
信及び受信される。このタイプの一例は、「パケットラ
ジオ（packet radio）」と呼称され、且つ宛て先アド
レス情報を包含するRF信号の送信及び受信を行なう。ネ
ットワーク内のデータプロセサがこの様な信号を受取る
と、それは、その中に含まれる宛て先アドレス情報を検
査して、そのプロセサがその特定の信号に対する宛て先
プロセサであるか否かを決定する。そうである場合に
は、その信号の情報が格納され且つそのプロセサによっ
て使用される。

増々一般的となっている共用データ媒体の更に別のタ
イプは、オプチカルファイバであり、その場合、オプチ
カルファイバケーブルが光学的信号（例えば、光のパル
ス）を担持し、その光学的信号が命令及びデータを表わ
す。このオプチカルファイバケーブルは、オプチカルフ
ァイバコネクタを介してネットワーク内の個々のデータ
プロセサへ「ハードワイヤード（hard−wired）」され
ている。共用データ媒体としてオプチカルファイバを使
用することが増加している。なぜならば、最近のデータ
伝送システムは、一層高速となり且つより洗練したもの
となっているからである。一例としては、ファイバ分散
型データインターフェース（FDDI）と呼ばれるオプチカ
ルファイバリングLANスタンダードがある。

特に、多数のデータプロセサを相互接続して大型のネ
ットワークを形成する場合には、共用データ媒体を介し
て伝搬する命令及び／又はデータ信号の幾つか又は多分
ほとんどが、該プロセサの幾つか又は多分そのほとんど
によって使用することが運命付けられていたり又は意図
されていたりするものではない。従って、不必要な信号
操作及び処理を回避し、且つそれらによって使用される
ことが運命付けられていたり及び／又は意図されていた
りする信号の高い処理能力を維持するために、個々のデ
ータプロセサは、典型的に、コミットし且つ何れかの多
大な操作を実行する前に、共用データ媒体から受取った
命令及び／又はデータを検査する能力を具備している。
従って、プロセサがその受取った命令及び／又はデータ
を検査し且つそれらが使用するために維持されるべきで
あるか又は破棄されるべきであるかを決定することを一
層速く行なうことが可能であれば、該プロセサはより高
速で新たな命令及び／又はデータを受付け且つ処理する
ことが可能である。

共用データ媒体の信号伝搬速度が増加すると、潜在的
な信号処理能力が増加する。潜在的な信号能力が増加す
ると、コミットし且つ動作を行なう前に入力する命令及
び／又はデータを検査するために各プロセサに対して使
用可能な時間は減少する。従って、信号処理能力が増加
すると、入力する命令及び／又はデータを迅速に検査し
且つそれらが処理を行なうために維持されるべきか否か
を迅速に決定することが可能であることが増々望ましく
なる。この能力は、特に、共用データ媒体がオプチカル
ファイバである場合に望ましい。なぜならば、潜在的な
信号処理能力は非常に高く、且つ全ての命令及び／又は
データが、プロセサのインターフェースを介してオプチ
カルファイバへ通過せねばならないからである。

高速データ通信システムに対して、「リング」アーキ
テクチャが増々一般的なネットワークアーキテクチャと
なりつつある。例えばFDDIなどのようなリングネットワ
ークにおいては、単に共用データ媒体へ接続し且つライ
ン上に表われるデータをモニタし、所望に応じてデータ
を受付け且つ格納する代わりに、FDDIリング内の各プロ
セサのインターフェースは、ネットワーク内の直列要素
とならねばならない。換言すると、各プロセサのインタ
ーフェースは、ネットワークの一部となり、データリピ
ーターとして作用せねばならない。各インターフェース
は、ネットワークからのデータを受付け、且つ別のプロ
セサによって検査及び／又は使用のためにネットワーク
内へ直ぐにそのデータを再送することが可能であると共
に、同時的に、そのデータを一時的に格納し、且つそれ
がその特定のプロセサによって使用するために意図され
たものであるかを判別するためにそのデータを検査し、
そうである場合には、そのデータをコピーし且つ格納す
ることが可能でなければならない。

典型的に、このことは、各プロセサのインターフェー
ス内におけるデータリピーターレジスタ及び先入れ先出
し（FIFO）メモリ形態を使用することによって行なわれ
る。このインターフェースは、それが受取られた順番で
データリピーターレジスタ及びFIFOメモリの両方におい
てデータを受付け且つ格納（書込み）する。データがイ
ンターフェースのFIFO内にコピーされる一方、該インタ
ーフェースは、そのデータを検査し且つそのプロセサ内
において使用するためにそのデータを維持すべきか、又
は単にそれを破棄すべきか否かを決定する。そのデータ
が維持されるべきではなくそのプロセサ内において使用
されるものでない場合には、FIFOメモリ内のデータは破
棄される（例えば、爾後の入力データによって上書きさ
れる）。一方、受信データは、リピーターレジスタによ
ってネットワーク内に直ぐに再送され、且つネットワー
クの共用データ媒体を介して伝搬を継続する。

このデータを格納し且つ検査するための必要な能力
は、FIFOが、そのデータをコピーし且つ格納するか否か
を決定するために検査されねばならない各グループのデ
ータ（例えば、「フレーム」）内の最も長いサブグルー
プのデータ（例えば、「ヘッダ」）と少なくとも同じ長
さでなければならないことを必要とする。その理由は、
データを維持するか又は破棄するかの決定を行なう前
に、通常、フレームの全ヘッダ（例えば、アドレスフィ
ールド）が検査されるからである。このデータを維持す
るか又は破棄するかの決定をするための入力データスト
リームにおける点は、「コミット点（commit poin
t）」と呼称され、そのコミット点が何れかの与えられ
たデータフレーム内のどこに存在するかはしばしば未知
である。あるデータフレームの場合、このコミット点
は、フレームの終端にある場合があり、即ち、全てのデ
ータが受信され且つFIFO内に書込まれた後である。

更に、データプロセサ内の中央処理装置（CPU）は、
ビジーであり且つその初期的な格納の直後にそのデータ
を使用することが不可能な場合があるので、FIFOは、前
に受信したフレームをプロセサのメインメモリ及び／又
はCPUへ転送を完了する一方、最大で一つの完全なヘッ
ダを検査のために維持するため、最大のヘッダよりもよ
り大きなものとすべきである。更に、そのプロセサによ
って使用するために維持されるデータは、それがもはや
必要となくなるまで、上書きされることから保護される
べきである。このことは、非常に大型で複雑且つ経済的
に実現性のないほど高価であるようなFIFOを使用するこ
とを必要とするか、又は、経済的に好ましくないような
非常に多数の関連するメモリ回路を必要とするようなFI
FOを使用することを必要とする。

LAN内のこの様なデータリピーター内において潜在的
に動作可能なFIFOメモリ形態の一例は、発明者Fraserの
米国特許第4,507,760号に記載されている。この特許のF
IFOは、公知の通常の「読取り」及び「書込み」メモリ
ポインタを有する。その読取りポインタは、データが最
後に検索されたメモリ位置を「ポイント」する。出力デ
ータがFIFOからシーケンシャルに、即ち逐次的に検索さ
れると、読取りポインタはFIFO内において前進する。書
込みポインタは最後にデータが格納されたメモリ位置へ
ポイントする。入力データがシーケンシャルに格納され
ると、書込みポインタがFIFO内において前進する。

上記特許のFIFO形態は、入力データフレームの最後の
データワード（例えば、バイト）が格納されたメモリ位
置へポイントするために使用される第三メモリポインタ
を付加している。しかしながら、上記特許の第三メモリ
ポインタは、フレームのエンド、即ち終端を表示するた
めに使用することが可能であるに過ぎず、且つ全フレー
ムがエラーなしで受信されたことが決定される場合にの
み使用することが可能である。従って、上記特許の第三
メモリポインタを具備するFIFO形態は、完全なフレーム
が受信され且つ検証されるまで、維持され且つ使用され
るべき受信データと単にアボート、即ち中止されるべき
データとの間の境界に関する利点乃至は能力を提供する
ものではない。

従って、受信データの選択的維持及び保護を与え、一
方さらなる入力データに対し適切な未保護の格納能力を
与える経済的に実現性のあるFIFOメモリ形態に対する必
要性が存在している。

目 的 本発明は、以上の点に鑑みなされたものであって、上
述した如き従来技術の欠点を解消し、プログラム可能に
選択したデータの実時間維持及び保護を与える経済的に
実現性のあるFIFOメモリ形態を提供することを目的とす
る。本発明の別の目的とするところは、保護エリアと非
保護エリアとを指定するためにFIFO内においてメモリ位
置の境界を定めるプログラム可能な選択手段を提供する
ことである。

構 成 本発明は、先入れ先出し（FIFO）デジタルデータ格納
及び検索を与えるFIFOメモリ形態を使用する。しかし、
通常の二つのメモリポインタ（「読取り」及び「書込
み」）に加えて、FIFO内のプログラム可能な、即ち書込
み可能な境界として作用する第三メモリポインタが付加
されている。データ受信期間中に、この第三ポインタ
は、維持され且つ上書きされることから保護されるべき
データと、潜在的に破棄可能な他のデータとの間の境界
を画定するために使用することが可能である。データ送
信期間中、この第三ポインタは、送信のためにコミット
したデータ、例えばそのデータが送信されるべきデータ
媒体が十分にレディ、即ち準備完了しており且つそれを
受付けるために使用可能であるデータの境界を画するた
めに使用することが可能である。

入力デジタルデータはシーケンシャルにFIFO内に書込
まれ且つそれが受取られた順番に格納される。出力デー
タは、同一の態様でFIFOからシーケンシャルに検索され
る。ランダムアクセスメモリ（RAM）は、該データを格
納し且つそれらデータを検索するアドレス可能なメモリ
である。

書込みポインタは、入力デジタルデータを格納すべき
RAM内のメモリ位置をアドレスするために使用される。
読取りポインタは、格納されているデジタルデータを検
索するRAM内のメモリ位置をアドレスするために使用さ
れる。本発明によれば、第三の「コミット（commit）」
ポインタが、「コミットされた（committed）」ものと
見なされるデータと「コミットされていない（uncommit
ted）」ものと見なされるデータとの間の境界として作
用するRAM内のメモリ位置をアドレスするために使用さ
れる。

データ受信期間中、コミットされたデータは、保持し
且つ上書きされることから保護されるべきことが決定さ
れ且つ読取りのために使用可能なデータである（例え
ば、他の場所に格納し且つ後にFIFOに関連するプロセサ
によって使用するため）。コミットされていないデータ
は、保持されるべきか又は保護されるべきかがいまだに
決定されておらず、読取りのためにいまだに使用可能で
ないデータである。コミットされたデータは、それが読
取られるか、又はコミット状態が解除され、維持され且
つ上書きから保護されるべきではないという意味におい
て「非データ（non−data）」となるまで、維持され且
つ上書きから保護される。コミットされていないデータ
は、維持されるか又は保護されるべきではないものと決
定されると、単にアボート、即ち中止乃至は廃止される
か、及び／又は新たな入力データによって上書きされ
る。

比較器回路を使用して、入力直列データビットストリ
ームの所定の部分を、予めプログラムし予め定めた一つ
又は複数個のビットパターンと選択的及びプログラム可
能に比較する。この比較は、ダイナミックに実行され、
即ち入力データビットが受信され且つFIFO内に書込まれ
ながら、それらが予め定めたビットパターンと比較され
る。例えば、入力データのヘッダ内に含まれるフレーム
制御又はアドレス情報は、それに対応する予めプログラ
ムされた情報に対して比較することが可能である。この
比較の結果は、入力データを保護すべきであるか否か、
又格納及び／又は他の場所で使用するために維持される
べきであるか否か、又は単にアボートされるべきである
か否かを決定する。

データ送信期間中、コミットしたデータは、データ媒
体上へ送信することが決定されたデータである。コミッ
トされていないデータは、その様な決定がいまだになさ
れていないデータである。

ステータスレジスタが、データ媒体の準備完了をモニ
タしてFIFOからのデータを受付ける。データ媒体がレデ
ィ、即ち準備完了であり、且つFIFOが全ての必要なデー
タを有している場合には、データ媒体上へのデータ送信
が行なわれる。データ媒体がレディであるが、FIFOが全
ての必要なデータを有していない場合には、FIFOがイン
タラプトされることなしにそのデータをデータ媒体上へ
継続的に送信するのに十分なデータを有している場合に
のみデータ媒体上へのデータ送信が行なわれ、一方その
データを供給する回路乃至はシステムは、FIFO内へのデ
ータ転送を完了する。

FIFOが十分なデータを有しているか否かを決定するた
めに、回路が、FIFOによって保持されているデータ量を
測定し、そのデータを供給するシステムがFIFO内へのそ
のデータ転送を終了するのにどれ位時間がかかるかを計
算し、且つシステム対FIFO及びFIFO対データ媒体のデー
タ転送速度に基づいて、FIFOがインタラプトされること
なしに継続的に送信するのに十分なデータを有している
か否かを決定する。

実施例 以下、添付の図面を参考に、本発明の具体的実施の態
様について詳細に説明する。

第１図は、データ受信のために本発明のFIFOメモリ形
態14を使用することが可能なオプチカルファイバリング
LAN22を使用するデータ通信システムインターフェース1
0の主要な機能要素を簡単化した機能ブロック図の形態
で示している。注意すべきことであるが、このFIFOメモ
リ形態14の使用は、この特定の適用例にのみ限定される
べきものではなく、この適用例は、単に説明の便宜上使
用するものに過ぎない。例えば、本発明のFIFOメモリ形
態14は、ハードワイヤードバス（例えば、銅ケーブル）
又は電磁リンク（例えば、「パケットラジオ（packet
radio）」を共用データ媒体22として使用するシステム
インターフェースにおいて同様に良好に動作する。

この特定の適用例における基本的な機能要素は、光学
送信機12、データリピーターレジスタ13、ランダムアク
セスメモリ（RAM）14、比較器回路16、インターフェー
ス制御器18、ポインタ制御器20などである。注意すべき
ことであるが、その他のある適用例においては、データ
リピーターレジスタ13は必要でない場合があり、特に、
例えばハードワイヤードバスなどの非リングタイプのネ
ットワークトポロジにおいては必要とされない。これら
の基本的なインターフェース要素は、一般的に入手可能
であり且つ公知の多数のデジタル回路装置を結合して構
成することが可能である。

トランシーバ（送信機）12は、オプチカルファイバリ
ングLAN22から二進情報を受信する。典型的に、この二
進情報は、二進ビットの直列シーケンスから構成される
データフレーム42（第２図に関して以下に説明する）の
形態である。この二進ビットの直列シーケンスは、FDDI
スタンダードによって定義される如く、4B/5B手法に従
ってエンコーダされることが多い。二進情報が入手可能
となったことを表わす信号24が、トランシーバ12によっ
てインターフェース制御器18へ送給される。

この二進情報それ自身は、トランシーバ12内におい
て、オプチカルファイバのフォーマットから電気的フォ
ーマットへ変換され、データリピーターレジスタ13,RAM
14及び比較器16に対して二進情報信号26として与えられ
る。この二進情報信号26は、直列二進ビットの形態のま
ま止どまるか、又はトランシーバ12によって、例えば８
ビットバイトなどのような並列ビットのグループへ変換
させることが可能である。比較器16は、二進情報信号26
をモニタして、爾後の転送のためにRAM14内に保持する
か又は他のメモリ又は処理（不図示）に対してダウンロ
ードするために保持するべきであるか否かを決定する。
一方、入力二進情報26は、それが受信された順番で、同
時的に、データリピーターレジスタ13とRAM14の両方に
シーケンシャルに格納される（例えば、ビット毎、又は
バイト毎）。

二進情報が使用可能となったことを表わす信号24が受
信されると、インターフェース制御器18は、入力二進情
報26をどこへ格納するかに関してRAM14へ命令を与え
る。インターフェース制御器18は、ポインタ制御器20へ
命令28を送給し、ポインタ制御器20がメモリポインタ3
0,32,34をRAM14に供給することによってこのことを行な
う。以下に更に詳細に説明する如く、これらのメモリポ
インタ30,32,34は、RAM14に対して、その中のどのメモ
リ位置がその読取り及び書込み動作のために使用される
かを表わす。

以下に説明する如く、比較器16が、他のメモリ又は処
理（不図示）に対して爾後の転送のために入力二進情報
26をRAM14内に保持すべきであることを決定する場合に
は、それは、このことを表わす信号36をインターフェー
ス制御器18へ送給する。次いで、インターフェース制御
器18は、ポインタ制御器20を介して、ポインタ30,32,34
を適宜操作することにより（以下に、第3A図乃至第3G図
を参照して説明する）、二進情報の格納及び／又は格納
した二進情報へのアクセスを制御することが可能であ
る。RAM14からの出力信号経路38は、格納した二進情報
の他のメモリ又は処理（不図示）への転送乃至はダウン
ロード操作を与える。

ポインタ制御器20は、三つのメモリポインタ30,32,34
に対するメモリアドレス値を保持するために一つずつ三
つのレジスタ（不図示）と、レジスタのローディング、
インクリメント動作／又はデクリメント動作のための簡
単な制御論理（不図示）とを有することが可能である。
この様なレジスタ及び制御論理は、一般的に使用されて
おり公知の多数のデジタル回路装置の組合わせから構成
することが可能である。

一方、この特定の適用例の場合、オプチカルファイバ
LAN22内を循環する二進情報の継続性を維持するため
に、データリピーターレジスタ13内に一時的に格納され
る二進情報は、それから継続的に検索され且つ出力二進
情報信号40としてトランシーバ12へ送給される。次い
で、トランシーバ12は、この二進情報をLAN22へ再送す
る。従って、トランシーバ12及びデータリピーターレジ
スタ13は、二進情報リピーターとして共に動作すること
によりLAN22の一体性を維持すべく動作する。

入力二進情報26をRAM14内に格納することにより、該
二進情報は、保護され且つその他のメモリ又は処理（不
図示）へ爾後に転送するために維持することが可能であ
る。以下に説明する如く、三つのメモリポインタ30,32,
34を使用することにより、二進情報を保護した状態で維
持し、且つトランシーバ12及びRAM14が新たな二進情報
を入力し且つ格納することを継続することを可能とす
る。

第２図は、データフレーム42に対する基本的なフォー
マットを示している。入力二進情報信号26は、一つ又は
それ以上のデータフレーム42から構成されている。各デ
ータフレーム42は、ヘッダ44、データ46及びエンドオブ
フレーム（フレーム終了）シーケンス（EOF）48を有し
ており、その各々はしばしば８ビットのバイトに細分化
されている二進ビットの直列シーケンスから構成されて
いる。再度第１図を参照すると、二進情報信号26がRAM1
4内へエンタすると、比較器16は、二進情報信号26内の
各フレーム42を検査する。公知の手段により、比較器16
は、予めプログラムされた直列二進シーケンス（例え
ば、フレーム制御又は宛て先アドレス情報）を、RAM14
内にエンタする二進情報信号26内の各フレーム内のヘッ
ダ44、データ46及びEOF48を構成している直列二進シー
ケンスと比較する。マッチング、即ち整合状態が得られ
ると、そのフレーム42はコミット状態となる（この点に
ついては、以下に第3C図を参照して説明する）。

第3A図は、RAM14が二進情報を有しておらず且つ三つ
のポインタ30,32,34が全て同一のメモリ位置にセットさ
れており、二進情報信号26の到着を待機している状態を
示している。

第3B図は、RAM14が二進情報信号26の受信及び格納を
開始した状態を示している。書込みポインタ（Ｗ−ポイ
ンタ）34が前進し、入力二進情報信号26の次のビット又
はバイトを書込むべき次のメモリ位置を表わし、ブロッ
ク50をRAM14内のいまだにコミットされていない二進情
報で格納した状態とする。この格納された二進情報50
は、比較器16が、その他のメモリ又は処理のために爾後
の転送のためにRAM14によってこの格納した二進情報50
を維持すべきであることを決定する時まで、コミットさ
れていない状態を維持する。

第3C図は、格納された二進情報50がコミットされた二
進情報のステータスを獲得した状態を示している。比較
器16が、入力二進情報26を、CPU18によって使用するた
めに維持すべきであることを決定すると、「コミット
（commit）」ポインタ（Ｃ−ポインタ）32が前進され
て、書込みポインタ34と一致する。読取りポインタ（Ｒ
−ポインタ）30とコミットポインタ32との間のコミット
されたデータ50は、他の場所での格納及び／又は使用の
ために（例えば、インターフェース10と関連するプロセ
サ（不図示）による使用のため）RAM出力38を介して読
取り又はダウンロードするために使用することが可能で
ある。コミットポインタ32及び書込みポインタ34は、全
ての入力二進情報26が格納されるまで、例えばEOF48が
入力二進情報26内に受信されるまで、共に前進する。

第3D図は、コミットされた二進情報50が完成したデー
タフレーム42を構成する状態、例えばEOF48が入力二進
情報26内に受信された状態を示している。コミットポイ
ンタ32は、もはや前進することはなく、このコミットさ
れた二進情報50の終端部に位置した状態となる。しかし
ながら、書込みポインタ34は、さらなる入力二進情報5
2,54と共に前進することを継続する。書込みポインタ34
がRAM14内のFIFOキュー（queue）の底部に到達すると、
それは、FIFOキューの上部へリセットされ、且つ残りの
新たな二進情報54が格納される間再度前進する。この新
たな二進情報52,54は、比較器16が、それが維持され且
つ使用されるべきであることを決定しない限り及びその
様な決定をするまで、コミットされていないステータス
を維持する。

コミットポインタ32は、このコミットしたデータフレ
ーム42の端部に印を付ける。このコミットポインタ32が
前進されてこの新たな入力二進情報52,54に対してコミ
ット状態を表わす場合には、一つのデータフレーム42と
次のデータフレーム42との間の境界の印である基準点が
喪失される。従って、入力二進情報52,54が完全なデー
タフレーム42を構成しており（例えば、EOF48が受信さ
れている）且つ前にコミットされた二進情報50がいまだ
に他の場所へダウンロードされておらず又使用されても
いないが、別の入力二進情報26が継続して受信される場
合には、以下の三つのことの内の一つが発生せねばなら
ない。即ち、（１）このいまだにいコミットされていな
い二進情報52,54はアボート、即ち中止乃至は廃止され
ねばならない（以下に説明する）、（２）前にコミット
した二進情報50は「解除」されねばならない（以下に、
第3F図を参照して説明する）、又は（３）独特のEOFマ
ーカー（不図示）が、前にコミットした二進情報50の端
部に格納されねばならない。

しかしながら、別の入力二進情報26が受信されない場
合には、前にコミットされた二進情報50及びいまだにコ
ミットされていない二進情報52,54の両方がRAM14内に維
持されることを継続することが可能である。コミットさ
れていない二進情報がアボートされるか又はコミットさ
れるか、前にコミットされた二進情報が解除されるか又
は他の場所へダウンロードされるか、又は新たな入力二
進情報26が受信されるまで、これらの両者はその様に維
持することが可能である。従って、コミットポインタ32
及び読取りポインタ30（第3E図を参照して以下に説明す
る）は、単に一つの完全なデータフレーム42を構成する
コミットした二進情報50の境界を画定することが可能で
あり、一方コミットされていない二進情報52,54の最大
で一つの付加的なデータフレーム42を一時的に保持する
ことが可能である。上述した如く、独特のEOFマーカー
（不図示）がRAM14内に書込まれて各完全なデータフレ
ーム42の境界を画定すると、一つを超えた完全なデータ
フレーム42を構成するコミットした二進情報50を保持す
ることが可能である。

コミットされていない二進情報52,54がアボートされ
ると、書込みポインタ34はコミットポインタ32と同一の
位置へ再位置決めされる。この状態は、第3C図に示した
のと同一である。コミットされていない二進情報52,54
は、無効な二進情報であるとかインターフェース10と関
連するプロセサ（不図示）による使用のために意図され
ているものではないなどの取扱うことの不可能なエラー
を有することが判明した場合には、アボートすることが
可能である。

更に、RAM14が「オーバーフロー」（即ち、その能力
限界まで完全に充填し且つ別の入力二進情報26が継続し
て受信される場合）し且ついまだにコミットされていな
い二進情報52,54が前にコミットした二進情報50よりも
優先度が低い場合には、コミットされていない二進情報
52,54をアボートすることが可能である。換言すると、
コミットされていない二進情報52,54の受信が、より高
い優先度で前にコミットした二進情報50の維持と干渉す
る場合には、コミットされていない二進情報52,54はア
ボートされる。

第3E図は、コミットされた二進情報50が、インターフ
ェース10と関連するプロセサ（不図示）によって使用す
るために読取られている状態を示している。コミットさ
れた二進情報50が読取られると、読取りポインタ30は前
進する。読取りポインタ30は、最大限、コミットポイン
タ32まで前進することが可能であるが、それを超えるこ
とはない。しかしながら、読取りポインタ30は、コミッ
トポインタ32が読取りポインタ34と同一の点に位置決め
されるまで、即ち格納された二進情報50がコミットされ
た状態となる時（第3C図に示した如く）、前進すること
はできない。従って、コミットポインタ32が読取りポイ
ンタ30から離れて前進するまで、即ち格納された二進情
報50がコミットされた状態となるまで、格納された二進
情報50は読取ることが不可能である。

EOF48が受信されると、EOFステータスフラッグ（不図
示）が、EOF48が受信されたか否かを表わすために、ポ
インタ制御器20によって発生され且つその中で使用する
ことが可能である。このフラッグのステータスをメモリ
ポインタ30,32,34のそれぞれのステータスと比較するこ
とにより、ポインタ制御器20は、RAM14から読出される
べきデータが使用可能であるかに関してインターフェー
ス10と関連するプロセサ（不図示）へ報告することを可
能とする。

例えば、全てのコミットされた二進情報50が読出され
且つEOFステータスフラッグがセット（即ち、EOF48の受
信を表わす）された後に読取りポインタ30がコミットポ
インタ32と同一の位置へ前進すると、ポインタ制御器20
は、データフレーム42のエンド、即ち端部に到達したこ
とを該プロセサに報告することが可能である。次いで、
該プロセサは、別の入力二進情報26が格納され且つコミ
ットされるまで、EOF48を超えて別の格納した二進情報5
0を読出すことができないことを知得する。しかしなが
ら、読取りポインタ30が、コミットポインタ32と同一の
位置へ前進されたが、EOFステータスフラッグがセット
されていない（即ち、EOF48を受信したことが示されな
い）場合には、ポインタ制御器20は、別の格納した二進
情報50が読出しのために使用可能な状態とされるべきで
あることを該プロセサに報告することが可能である。な
ぜならば、入力データフレーム42のエンド、即ち端部は
いまだ到達していないからである。

第3F図は、新たな二進情報52が格納されるに連れて書
込みポインタ34が前進し（第3D図に関する上の説明を参
照）且つ前にコミットした二進情報50が解除された状態
を示している。前にコミットした二進情報50が解除され
ると、読取りポインタ30はコミットポインタ32と同一の
位置へ前進される。このことが発生すると、RAM14内のF
IFOキューの状態は、第3A図及び第3B図に関して説明し
た如く、入力二進情報26が最初に格納される場合の状態
と実質的に同一の状態となる。前にコミットした二進情
報50は、それが無効二進情報であるか又は現在受信され
ているものよりも優先度の低いデータフレーム42である
などの取扱い不可能なエラーを有するものであると判別
した場合に解除することが可能である。換言すると、前
にコミットした二進情報50の維持がより高い優先度の入
力二進情報26の位置と干渉する場合には、前にコミット
した二進情報50が解除される。

第４図は、本発明のFIFOメモリ形態14をデータ伝送の
ために使用することが可能なオプチカルファイバリング
LAN22を使用するデータ伝送システムインターフェース1
1の主要な機能要素を簡単化した機能ブロック図で示し
ている。この場合にも、このFIFOメモリ形態14の使用
は、この特定の適用例にのみ限定されるべきものではな
く、この適用例は、単に説明の便宜上のものに過ぎな
い。例えば、本発明のFIFOメモリ形態14は、共用データ
媒体22としてハードワイヤードバス（例えば、銅ケーブ
ル）又は電磁リンク（例えば、「パケットラジオ」）な
どを使用するシステムインターフェースにおいても同様
に適用可能である。

この特定の適用例における基本的な機能要素は、オプ
チカルトランシーバ（光学的送信機）12と、データリピ
ーターレジスタ13と、ランダムアクセスメモリ（RAM）1
4と、準備完了モニタ15と、マルチプレクサ17と、ポイ
ンタ制御器20などである。注意すべきことであるが、幾
つかのある適用例においては、データリピーターレジス
タ13及びマルチプレクサ17は必要でない場合があり、特
に、例えばハードワイヤードバスなどの非リングタイプ
のネットワークトポロジを使用する場合にはこれらの要
素は必要とされない。これらの基本的なインターフェー
ス要素は、一般的に入手可能な公知の多数のデジタル回
路装置の結合として構成することが可能である。

第１図の受信インターフェース10に関して説明した如
く、この送信インターフェース11は、LAN22の一体性を
維持する。このインターフェース11において、トランシ
ーバ12、データリピーターレジスタ13及びマルチプレク
サ17は、二進情報リピーターとして一体的に動作する。
データリピーターレジスタ13内に一時的に格納される入
力二進情報26は、リピートされた二進情報40としてマル
チプレクサ17へ送給される。マルチプレクサ17は、ポイ
ンタ制御器20からそのマルチプレクサ制御信号35を介し
てその他のことの命令が与えられない限り、このリピー
トした二進情報40を送信二進情報41としてトランシーバ
12へ送給する。

しかし、受信インターフェース10のようにLAN22から
の入力二進情報26を受信し且つ格納する代わりに、この
送信インターフェース11の主要な機能は、該プロセサ又
はそれと関連するその他のメモリ（不図示）からの出力
二進情報39をLAN22へ送信することである。データ送信
期間中、RAM14は、この様な出力二進情報39を受信し、
それを格納し且つポインタ制御器20からメモリポインタ
30,32,34を介してやってくるその命令を待つ。その様に
命令がされると、RAM14はこの格納した情報を検索し且
つ出力二進情報38をマルチプレクサ17へ送給する。次い
で、マルチプレクサ17がポインタ制御器20によってその
マルチプレクサ制御信号35を介して命令されると、それ
は、その出力二進情報38を送信二進情報41としてトラン
シーバ12へ送給する。次いで、トランシーバ12は、この
送信二進情報41をLAN22へ送信する。

コミットされた二進情報のみが、インターフェース11
によってLAN22へ送信される。コミットされた二進情報
は、LAN22へ送信することが決定された情報である。コ
ミットされていないデータは、いまだにその様な決定が
なされていないが、いまだなされる可能性のあるデータ
である。

コミットするか否かの決定に対する主要な基準は、送
信二進情報41をLAN22が受付けるために使用可能である
か及び／又は準備が完了しているかである。その他の基
準としては、送信されることが意図された出力二進情報
39の少なくとも幾つかがRAM14内に存在すること、及び
この様な送信に対しRAM14へ出力二進情報39を供給する
プロセサ又はその他のメモリ（不図示）の待ち時間と比
較してのLAN22の相対的な待ち時間などである。

従って、LAN22がインターフェース11からの送信二進
情報41を受付けるために準備が完了していない場合に
は、コミット状態とはされず、従ってRAM14が何らかの
出力二進情報39を有しているか否かに拘らず、送信が行
なわれることはない。しかし、LAN22がインターフェー
ス11からの送信二進情報41を受付ける準備が完了してお
り、且つRAM14が送信されるべき出力二進情報39の全て
を有している場合には、コミット状態とされ、従ってLA
N22への送信が行なわれる。

インターフェース11からの送信二進情報41を受付ける
ためのLAN22の準備完了状態は、準備完了モニタ15によ
って確かめられる。準備完了モニタ15は、トランシーバ
12から準備完了ステータス信号25を受取る。LAN22がレ
ディ、即ち準備完了状態であると、準備完了モニタ15
が、信号27を送給し、このことをポインタ制御器20へ示
す。次いで、RAM14が送信されるべき出力二進情報39の
全てを有している場合には、LAN22への送信が行なわれ
る。

出力二進情報39の送信は、ポインタ制御器20によって
制御される。第3E図に関して上述した如く、読取りポイ
ンタ30は、出力二進情報38、即ち送信のためにコミット
された二進情報50がRAM14から読取られるに連れて、前
進する。一方、マルチプレクサ（MUX）制御信号35を介
して、ポインタ制御器20は、送信のためにコミットされ
た出力二進情報38を送信二進情報41としてトランシーバ
12へ送給すべくマルチプレクサ17へ命令を与える。

しかしながら、LAN22がインターフェース11からの送
信二進情報41を受付ける準備がなされているが、RAM14
が送信されるべき出力二進情報39の全てではなくその一
部のみを有する場合には、送信はいまだに開始すること
はできない。RAM14が収容する出力二進情報39がコミッ
トされた状態となった場合にのみ、送信が開始する。送
信二進情報41の最後がLAN22へ送信するために与えられ
る時点より前か又は少なくともそれより遅くない状態
で、送信されるべき出力二進情報39の残部を受信するこ
とをインターフェース11が確かめた場合にのみ、コミッ
ト状態が発生する。

送信をコミットするか否か及び何時コミットするかに
関する決定（LAN22が送信二進情報41を何時受付ける
か）は、送信のためにRAM14へ出力二進情報39を供給す
るプロセサ又はその他のメモリ（不図示）の待ち時間
（latency）と比較してLAN22の相対的待ち時間に基づい
て行なわれる。RAM14がマルチプレクサ17に対して出力
二進情報38のストリームをインタラプトされることなし
に送給するのに十分な出力二進情報39を有しており、一
方該プロセサ又はその他のメモリがRAM14内への出力二
進情報39の転送を完了する場合に、コミット状態が発生
する。

換言すると、LAN22が送信二進情報41を受付ける速度
が、送信のために意図された全ての出力二進情報39を受
取る前にRAM14をして「下回る」（即ち、出力二進情報3
9が不足する）ようなものでない場合に、コミット状態
が発生する。従って、このコミットさせる決定をする場
合に、現在RAM14によって保持されている出力二進情報3
9の量及びそれぞれの二進情報転送速度（即ち、該プロ
セサ又はその他のメモリからインターフェース11へ及び
インターフェース11からLAN22へ）が既知でなければな
らない。

現在RAM14によって保持されている出力二進情報39の
量は、読取りポインタ30及び書込みポインタ34に対する
アドレス値を比較することによってポインタ制御器20に
よって決定することが可能である。二進情報転送速度に
関しては、ポインタ制御器20を構成する論理が、この情
報で予めプログラムさせることが可能であり、上述した
コミット決定を行なうのに必要な簡単な計算を行なうこ
とが可能である。

コミット状態とする前に、RAM14内のFIFOメモリ形態
の状態は、上述した第3A図及び第3B図に示したものと類
似している。初期的には、三つのメモリポインタ30,32,
34の全ては、第3A図に示した如く、一体的に位置されて
いる。出力二進情報39がRAM14内に書込まれると、それ
はコミットされていない二進情報50であり且つ書込みポ
インタ34は、第3B図に示した如く、前進する。

コミット状態が発生すると、RAM14内のFIFOメモリ形
態の状態は、上述した如く第3C図及び第3D図に示した状
態と同様である。上述したコミット決定がなされると、
格納されている出力二進情報39が、コミットされた二進
情報50となり、且つコミットポインタ32が前進されて、
第3C図に示した如く、書込みポインタ34と一致する。し
かしながら、第3D図に示した場合と異なり、この送信イ
ンターフェース11において一度コミット状態が発生する
と、コミットポインタ32は静止状態に止どまることがな
く、それは、別の出力二進情報39がRAM14内に書込まれ
る場合に、書込みポインタ34と共に前進する。従って、
コミット状態が発生すると、その後にRAM14内に書込ま
れる全ての別の出力二進情報39（例えば、EOF48まで）
は、LAN22へ送信することがコミットされた二進情報50
である。

第3G図は、例えばインターフェース11が二進情報56を
繰返して共用データ媒体22へ送信する場合などの「リピ
ート（repeat）」モードでRAM14をアドレスすることが
可能であるように三つのメモリポインタ30,32,34が位置
決めされている状態を示している。コミットポインタ32
は、書込みポインタ34に関して前進されている。読取り
ポインタ30は、もともと、書込みポインタ34と同一の点
に位置されている。読取りポインタ30は、二進情報50が
RAM14から読取られるに連れて、前進する。読取りポイ
ンタ30がコミットポインタ32に到達すると、即ち全ての
二進情報56が読出されると、読取りポインタ30は、書込
みポインタ34と同じ位置に再位置決めされる。このこと
は、リピートされるべき二進情報56を読取るプロセスを
可能とする。このリピートモード特徴は、LAN22内にリ
ピートした二進情報通信を発生するのに有用である。

このリピートモードにおいて動作するために、RAM14
内のFIFOキューは、二進情報56のフレーム42全体を収容
することが可能であるように十分な大きさでなければな
らない。しかしながら、このことは、厳しい限定ではな
い。なぜならば、このリピートモードが使用されるデー
タフレーム42のFDDIプロトコル再送において、それは典
型的に、診断目的のために使用されるに過ぎないからで
ある。

以上、本発明の具体的実施の態様について詳細に説明
したが、本発明は、これら具体例にのみ限定されるべき
ものではなく、本発明の技術的範囲を逸脱することなし
に、種々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は本発明のFIFOメモリ形態をデータ受信モードで
使用する場合のオプチカルファイバリングLANを使用す
るデータ通信システムインターフェースの簡単化した機
能ブロック図、第２図はデータフレームに対する基本的
なフォーマットを示した概略図、第3A図乃至第3G図は本
発明のFIFOメモリ形態の種々の可能な状態を示した各概
略図、第４図は本発明のFIFOメモリ形態をデータ送信モ
ードで使用する場合のオプチカルファイバリングLANを
使用するデータ伝送システムインターフェースの簡単化
した機能的ブロック図、である。 （符号の説明） 10:データ伝送システムインターフェース 14:FIFOメモリ形態 16:比較器回路 18:インターフェース制御器 20:ポインタ制御器 22:オプチカルファイバリングLAN

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 7/00 318 G06F 5/06 H04L 13/08 ＷＰＩ（ＤＩＡＬＯＧ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】シーケンシャルにデジタルデータを入力し
   且つ格納し且つシーケンシャルに前記格納したデジタル
   データを検索し且つ出力する先入れ先出しデジタルデー
   タ格納及び検索を与えるFIFOメモリにおいて、前記デジ
   タルデータをアドレス可能に入力し、格納し、検索し且
   つ出力するためのメモリ位置を持ったアドレス可能メモ
   リ手段が設けられており、前記デジタルデータが格納さ
   れるべき前記メモリ位置の一つをアドレスするためのＷ
   −ポインタ手段が設けられており、且つ前記格納された
   デジタルデータを検索すべき前記メモリ位置の一つをア
   ドレスするためのＲ−ポインタ手段が設けられており、
   前記FIFOメモリ手段内の前記格納されたデジタルデータ
   のコミットされたデータとコミットされていないデータ
   との間の境界として作用する前記メモリ位置の一つを選
   択可能にアドレスするＣ−ポインタ手段が設けられてお
   り、前記Ｃ−ポインタ手段によってアドレスされるべき
   前記メモリ位置を特定するためのコミット決定手段が設
   けられていることを特徴とするFIFOメモリ。
2. 【請求項２】シーケンシャルにデジタルデータを入力し
   且つ格納し且つシーケンシャルに前記格納したデジタル
   データを検索し且つ出力して先入れ先出しデジタルデー
   タ格納及び検索を与えるFIFOメモリ装置において、前記
   デジタルデータは開始データと終了データとを有してお
   り、前記デジタルデータをアドレス可能に入力し、格納
   し、検索し且つ出力するためのメモリ位置を持ったアド
   レス可能メモリ手段が設けられており、前記入力したデ
   ジタルデータを格納すべき前記メモリ位置の一つをアド
   レスするＷ−ポインタ手段が設けられており、前記格納
   したデジタルデータを検索すべき前記メモリ位置の一つ
   をアドレスするＲ−ポインタ手段が設けられており、前
   記FIFOメモリ装置内の前記格納したデジタルデータのコ
   ミットされたデータとコミットされていないデータとの
   間の境界として作用する前記メモリ位置の一つを選択可
   能にアドレスするＣ−ポインタ手段が設けられており、
   前記Ｃ−ポインタ手段によってアドレスされるべき前記
   メモリ位置を特定するコミット決定手段が設けられてい
   ることを特徴とするFIFOメモリ装置。
3. 【請求項３】特許請求の範囲第２項において、更に、前
   記デジタルデータの前記終了データが格納されたか否か
   を表わすEOF−フラッグ手段が設けられており、前記Ｗ
   −ポインタ手段によってアドレスされるべき前記メモリ
   位置を特定するＷ−位置決め手段が設けられており、且
   つ前記Ｒ−ポインタ手段によってアドレスされるべき前
   記メモリ位置を特定するＲ−位置決め手段が設けられて
   いることを特徴とするFIFOメモリ装置。
4. 【請求項４】特許請求の範囲第３項において、前記EOF
   −フラッグ手段がデジタルレジスタを有していることを
   特徴とするFIFOメモリ装置。
5. 【請求項５】特許請求の範囲第３項において、前記位置
   決め手段の各々がデジタルレジスタを有していることを
   特徴とするFIFOメモリ装置。