JPH0323653A - 半導体集積回路装置の製造方法及び検査方法並びにそれに用いる製造装置及び検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置の製造技術およびそれに
用いる検査技術に関し、特に、大規模論壇集積回路装置
の開発における生産性の向上に効果のある技術に関する
。

〔従来の技術〕

たとえば、汎用の電子計算機システムおよびそれに用い
られる大規模論壇集積回路装置などの開発においては、
システムに組み込む前の段階で誤りのない完全々論理機
能を有する大規模論壇集積回路装置を製作することは実
際上困難であり、さらにシステムの仕様変更などによっ
ても論理機能の修正が必須とｋる、 このため、実際のシステムに組み込んだ後に見出された
大規模論壇集積回路装置の論理不良や仕様変更々どに基
づいて要請される論理機能の修正に対処する方法として
は、次のようｋものが考えられる。

すなわち、基本セルの形成が完了した状態の半導体ウェ
ハに対して、基本セル間の配線設計を追加するだけで所
望の論理機能を有する大規模論壇集積回路装置を得る、
いわゆるマスタスライス方式により論理機能の修正要求
には配線に関するマスクパターンを変更することで対処
するものである。

また、論理修正後の検査は、ウェハ状態のままの大規模
論壇集積回路装置に対して、いわゆるウェハプローバを
用いて行うことが一般的である。

なお、前記のマスタスライス方式による大規模論壇集積
回路装置の製造技術については、株式会社オーム社、昭
和５９年１１月３０日発行、電子通信学会編、ｌ’−Ｌ
８ＩハンドブブクＪ　Ｐ２０４〜Ｐ２０５に記載されて
いる。

また、ウェハプローバを用いたチップ状態の半導体集積
回路装置の検査技術につＬ・ては、特開昭６０−１１６
１４４号公報に記載されている。

〔発明が解決しようとする課題〕

ところが、上記のような従来技術では、修正要求の規模
の大小に係わらず、配線パターンを新たに形成するウェ
ハプロセスからやり直す必要があり、たとえば４層にも
及ぶ多層配線構造を有する大規模論壇集積回路装置たど
においては論理修正などの作業に長時間を要することと
なり、大規模論壇集積回路装置およびそれを使用する電
子計算機システムの開発期間が長くなるという問題があ
る。

また、通常のウェハプローバでは、真空吸着によって半
導体ウェハを固定するウェハチャックを備えているが、
そのままでは、たとえば個々のチップ状態に分離された
大規模論壇集積回路装置の真空吸着による固定およびプ
ローブ検査ができないという問題がある、 また、前述の特開昭６０−１１６１４４号公報の技術で
は、半導体ウェハの大口径化に伴って生じる個々のチッ
プへの位置合わせ精度の劣化を回避できるという効果は
あるものの、，従来のウエノ・プローバとは別に、チッ
プ状態に分割．された半導体集積回路装置を検査するた
めの専用の検査装置を用意しなげればならず、検査工程
における設備投資が必要以上に嵩むという不利がある。

そこで、本発明の一つの目的は、Ｐ　Ｉ　Ｂ　（　Ｆｏ
ｃｕｓｅｄＩｏｎ　Ｂｅａｍ　）切削・レーザＣＶＤ等
を用いて完成チップ上でロジック又゛は機能等を修正す
る技術（以後、「オンチップ修正」という。）を提供す
ることにある。

本発明のひとつの目的は、半導体集積回路装置およびそ
れを使用したシステムの開発期間を短縮することが可能
々半導体集積回路装置の製造方法を提供することにある
。

本発明のひとつの目的は、ウェハプローパを用いたペレ
ットのグローブ検査を可能にして、ペレットのプローブ
検査における所要時間およびコストを削減することが可
能な半導体集積回路装置の検査方法を提供することにあ
る。

本発明のひとつの目的は、クエノ・グローバを用いたペ
レットのプローブ検査を可能にして、ペレットの検査工
程における検査精度の向上、さらには所要時間およびコ
ストを削減することが可能な半導体集積回路装置の検査
治具を提供することにある。

本発明のひとつの目的は、高度システム（集積度の大き
いＬＳＩ及びそれらからなる電子装置）の開発時間を短
縮する方法を提供することにある、本発明のひとつの目
的は、組立・実装工程が複雑な電子装置のデバグに適合
した半導体集積回路装置の開発・修正・量産方法を提供
することにある。

本発明の一つの目的は、不所望な下地Ｃｒ残り等のない
配線修正方法を提供することにある。

本発明の一つの目的は、ファイナル・パッシペーシ冒ン
上でジャンパ配線を短絡させることなく交叉させる方法
を提供することにある。

本発明の一つの目的は、オン・チップ配線修正に適合し
た予備配線レイアウトを提供することにある。

本発明の一つの目的は、オン・チップ修正において短絡
防止切欠に有効なｐ　Ｉ　Ｂ　（　ＦｏｃｕｓｅｄＩｏ
ｎ　Ｂｅａｍ　）加工に適合した凹凸を有する配線の切
欠溝形成方法を提供することにある。

本発明の一つの目的は、オン・チップ修正の相互配線切
断等に有効なＦＩＢ加工技術を提供することにある。

本発明の一つの目的は、多層配線を有するカスタムＩ　
Ｃ　（　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ　）又
はｖｘター・スライスＩＣの開発に適した開発・量産方
法を提供することにある。

本発明の一つの目的は、発熱量の大きいＩＣ等のチップ
状態でのテスト（プローブ・テスト）の実行を容易にす
ることにある。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、以下の通りである。

すなわち、本発明の半導体集積回路装置の製造方法は、
ウェハプロセスを経て形成される複数個の同一種の半導
体集積回路装置の各々を個々のペレットに分割した後に
第１群および第２群に分け、第ｌ群に属するペレットを
目的のシステムに組み込み込むとともに第２＃Ｋｌ１す
るペレットを保存しておき、システムに組み込まれた第
１群に属するペレットに機能不良が見出された場合には
、第２群に属するペレットに機能不良を解消する配線修
正を施した後にシステムに組み込む操作を繰り返すよう
にしたものである。

また、本発明の半導体集積回路装置の検査方法は、ウェ
ハチャックを備えたウェハプローバを用い、ウェハ状の
治其の一部に開設された窓部にペレットを保持してウェ
ハチャックに固爺することにより、ペレットのプローブ
検査を行うようにしたものである。

また、本発明の半導体集積回路装置の検査治具は、ウェ
ハグローバのウェハチャックに層脱自在に載置されるウ
ェハ状の基板と、この基板の一部に開設され、ペレット
が位置される窓部とから々るもの℃ある。

〔作用〕

上記した本発明の半導体集積回路装置の製造方法によれ
ば、実際のシステムに組み込まれている第１群のペレッ
トに機能不良が見出された場合に、すでに完成している
第２群のペレットに第１群のペレットの機能不良を解消
する配線修正を施した後、当該第１群のペレットと交換
することで、たとえば、機能不良を解消すべく多層配線
構造の一部または全体をウェハプロセスによって最初か
ら作り直す場合などに比較して、第１群のペレットの機
能不良の解消や仕様変更などに対する対策を迅速に行う
ことができる。

これにより、半導体集積回路装置およびそれを用いるシ
ステムの開発期間を大幅に短縮することができる。

また、上記した本発明による半導体集積回路装置の検査
方法によれば、通常のウェハプローパになんら改造を加
えることなくペレット状態の半導体集積回路装置のプロ
ーブ検査を行うことができるので、たとえばペレットに
専用のプローブ検査装置を新たに用意する必要がなく、
ペレットのプローブ検査工程における所要時′問および
コストを削減できる。

また、上記した本発明による半導体集積回路装置の検査
治具によれば、通常のウェハプローバに々んら改造を加
えることなくペレット状態の半導体集積回路装置のプロ
ーブ検査を行うことができるので、たとえばペレット専
用のプローブ検査装置を新たに用意する必要がむく、ペ
レット状態の半導体集積回路装置のプローブ検査におけ
る所要時間およびコストを削減できる。

また、検査系に対するペレットの位置決めを安定かつ高
精度に行うことができ、検査精度が向上する。

〔実施例〕

本発明は、多岐にわたるシステム、方法、デバイス、加
工及び検査装置等からなるものなので、便宜上、多数の
章に区分して説明したが、各実施例は他の実施例の一部
の詳細又は一部又は全部の変形例である。従って、逐一
の相互の組合は指摘しないが、各実施例の相互の組合せ
及び置換は当然のこととしている。従って、参照番号の
下２ケタが同一のものは、特にそうでない旨、明示した
ものを除き同一又は類似のもの又は工捏を表わすものと
する。

（１）　　実施例・１ 第ＩＡ図は本発明の検査治具の一例を示す斜視図、さら
に第ＩＢ図は本発明の検査方法が実施されるウェハプロ
ーパの一例を示す断面図、第ＩＣ図はその平面図、同じ
く第ｌＤ図はその平面図である。

また、第ＩＥ図は本発明の一実施例である半導体集積回
路装置の製造方法の一例を示す流れ図であり、第ＩＦ図
は、その一部をさらに詳細に示す説明図である。

まず、第ＩＡ図〜第ＩＤ図を参照しながら、本発明の一
実施例である検査方法に用いられるウェハプローバおよ
び検査治具の構成の一例を説明する。

第ｌＢ図に示されるように、本実施例におけるウェハプ
ローバ１は、水平面内における直線移動・回転変位およ
び垂直方向における昇降動作が自在なＸ−Ｙテーブル２
と、とのＸ−Ｙテーブル２に支持されたウェハチャック
３とを備えている。

このウェハチャック３０表面には、第ＩＤ図に示される
ように、同心内状に複数の吸引ｎ３ａが刻設されていろ
う さらに、ウェハチャック３の内部には、複数の前記吸引
＠３ａの底部に一端が開口するとともに他端部は、外部
の図示しない真空ポンプなどに接続された吸引管３ｂに
連通する複数の吸引孔３Ｃが穿設されており、このウェ
ハチャック３の上に載置される板状の図示しない半導体
ウェハなどが真空吸着に上って当該ウェハチャック３の
上に着脱自在に安定に保持されるものである。

一方、ウェハチャック３の上方には、当該ウェハチャッ
ク３の平面に平行な姿勢でプローブカード４が設けられ
ている。

このプローブカード４においてウェハチャック３に対す
る対向面には、撓曲自在で鋭利な先端部を当該グローブ
カード４の中央部に所定の位置関係で集中させた姿勢で
基端部側がプローブカード４に固定された複数の探針５
が配置されている。

そして，Ｘ−Ｙテーブル２の適宜の位置決め動作により
、ウェハチャック３に固定される図示しない半導体ウェ
ハに設げられた複数の半導体集積回路素子の各々の図示
しない外部電極などに探針５が個別に押圧され、電気的
に接続されるように構成されている。

また、グローブカード４の中央部には、観察窓４ａが開
設されておシ、ウェハチャクク３に固定される図示し々
い半導体ウェハに設けられた複数の半導体集積回路素子
の各々の図示しない外部電極などに対する複数の探針５
の接触状態や位置決め状態の良否などが上方から観察可
能にされている。

さらに、プローブカード４に設げられた複数の探針５は
、当該ブロープカード４の内部に設げられた配線構造５
ａおよびこの配線構造５ａに接続されるケーブル５ｂな
どを介して、たとえば制御計算機などからなるテスタ６
に接続されている。

そして、ウェハチャック３に固定される図示しない半導
体ウェハに設げられた複数の半導体集積回路素子の各々
に設けられた複数の図示しない外部電極などに個別に接
続される複数の探針５を介して、前記テスタ６から動作
試験信号の授受や動作電力の供給が行われるものである
。

この場合、ウェハチャック３の上面には、通常の半導体
ウェハとほぼ同様の形状を呈する基板７ａからなる治具
７が載置されるように構成されている。

この治具７の基板７ａには、載置されるウェハチャック
３に刻設された複数の吸引溝３ａのいずれかに重なり合
う位置に、第２図に示されるように、基板７ａを貫通す
る矩形の窓部７ｂが開設されている。

さらに、矩形の窓部７ｂを取り囲む領域には、矩形の段
差部７Ｃが基板７ａの表面よりも低く形成されており、
半導体ウェハを切断して形成され、各々の内部に大規模
論壇集積回路装置が形成されている矩形のペレット８が
、段差部７Ｃの中央部に位置する窓部７ｂを完全に隠蔽
する状態で当該段差部７Ｃに収容される構造となってい
る。

さらに、矩形の段差部７Ｃの各辺の中央部には、ほぼ半
円形の逃げ溝７ｄがそれぞれ形成されており、ピンセッ
ト々どを用いた段差部７ｃに対するペレット８の装着お
よび取り出し作業がペレット８を損傷することなく容易
に行われるように構威されている。

また、基板７ａの外周の一部には、当該外周部を、矩形
の前記段差部７Ｃの一辺に千行々方向に直線的に切除し
て形成されたオリエンテーシ璽冫・フラット７ｅが設け
られており、たとえば、ウェハチャック３′に対する治
具７の位置決め作業における基準面として用いられるも
のである。

さらに、治具７の基板７ａの表面には、前記オリエンテ
ーシ冒ン・フラット７Ｃの方向と平行な位置決め溝７ｆ
，および前記オリエ／テーシ冒冫・７ラッ｝７ｅの方向
と直交する位置決め溝７ｇがそれぞれ刻設されており、
プローブカード４に固定された複数の探針５に対するペ
レット８の位置決めなどに使用されるものである。

以下、上記のようなプローブ検査技術を用いる半導体集
積回路装置の製造方法の一例を第ＩＥ図および第ＩＦ図
の流れ図などを参照しながら説明する。

まず、拡散工程などを経ることによってトランジスタ等
の能動素子などから々る基本セルが形成されたウェハ状
態の図示しないマスタスライスに対して、所望の論理動
作が実現されるように基本セル間を相互に接続する多層
配線構造を７オ｝　ＩＪソグラフィ技術によって形成し
、図示しない半導体ウェハ内に複数の同一機能の大規模
論壇集積回路装置を同時に形成する。

さらに、ウェハ状悪にある複数の同一機能の大規模論壇
集積回路装置の各々に対して、外部との動作信号の授受
などを行う電極として機能する半田パンプ８ａを形成す
る（ステップ１０１）。

次に、複数の同一機能の半導体集積回路装置が形成され
ている図示しない半導体ウェハな切断することにより、
ウェハ状態の複数の同一機能の大規模論壇集積回路装置
の各々を個々のペレット８に分離する（ステップｌ０２
）。

さらに、各々が同一の論理機能を有する大規模論壇集積
回路装置である複数のペレット８を、汎用の電子計算機
などのシステムに実装される第ｌ群と、そのまま保管さ
れる第２群とに区分げする（ステップ１０３）。

その後、第１群のペレット８を、所定の組立工程などを
経てシステムに実装する（１０４）。

次に、第１群のペレット８が実装されたシステムにおい
て一部または全体の機能試験を行う（ステップ１０５）
。

そして、実装された第１群のペレット８における論理的
または物理的な機能不良があるか、さらにはシステム全
体としての仕様変更の要否が判定され（ステップ１０６
）、ペレット８におけル機能不良やシステムとしての仕
様変更などが無かった場合には、システムは通常の稼働
に゛供される（ステップ１゜０７）。

一方、前記ステップ１０６において、システムに実装さ
れた第１群のペレット８における機能不良やシス才ムの
仕様変更があった場合には、まず、問題の機能不良や仕
様変更に対処する配線修正情報や、修正後のプローブ検
査における診断データを決定する（ステップ１０８）。

その後、前記ステップｌ０８において決定された配線修
正情報に基づいて、第１群のペレット８と同一の構造お
よび論理機能を有し、前記ステップ１０３において保管
されていた第２群のペレット８に対して配線修正作業を
施す（ステップ１０９）。

ここで、このステップ１０９における第２群のペレット
８に対する配線修正作業の一例を示したものが第ＩＦ図
である。

まず、図示しない集束イオンビーム装置などを用いてペ
レット８における目的の配線構造８ｂを露出させるべく
当該配線構造８ｂを覆っている絶縁膜８Ｃに透孔８ｄを
穿設する（ステップ１０９ａ）。

その後、透孔８ｄが穿設されたペレット８を図示しない
ＣＶＤ装置内に搬送する（ステップ１０９ｂ）。

そして、まず、前記ステップ１０９ｂにおける搬送中に
、透孔８ｄを介して外部に露出された配線構造８ｂに形
成された自然酸化膜を除去して露出面を清浄化すべく、
軽度のスバッタエッチングを施す（ステップ１０９Ｃ）
。

次に、配線構造８ｂを外部に露出させる透孔８ｄの内部
およびペレット８の全面に、クロム（ｃｒ）などの導体
からなる下地膜８ｅを数十Ｘの厚さに形成する（ステッ
プ１０９ｄ）。

さらに、図示し々いレーザビームなどを励起光として用
いるとともに、モリブデンカルボニル（Ｍｏ（ｃｏ）ａ
）などを反応ガスとする局部的々光化学気相成長によっ
て、透孔８ｄから露出した配線構造８ｂと、同様に露出
された他の配線構造８ｂなどとを接続する修正配線８ｆ
を所定の形状に選択的に形成する（ステップ１０９ｅ）
。

その後、修正配線８ｆの下地以外の不用な下地膜８ｅを
選択的なエッチングによって除去する（１０９ｆ）。

たお、上記の説明では、簡単のため、配線修正の一例と
して、配線構造８ｂを相互に電気的に接続する場合につ
いて説明したが、ステップ１０９ａ６おいて集東イオン
ビーム々どにより配線構造８ｂを所望の部位で単に切断
する々どの作業も適宜組み合わせて行われる。

こうした一連の配線修正作業により、ステップ１０６に
おいて見出された第１群のペレット８における機能不良
やシステムの仕様変更に対処する配線修正が第２群のペ
レット８に施される。

その後、上述のような配線修正が施された第２群のペレ
ット８に対して、配線修正結果の可否を判別するプロー
ブ検査が施される（ステップ１１０）。

ここで、本実施例におけるグローブ検査は次のようにし
て行われる。

まず、通常のウェハプローパｌのウェハチャック３に対
して、前述のウェハ状の治具７が、複数の位置決め＄７
ｆ，７ｇが刻設された面を上にし、かつ窓ｓ７ｂが吸引
溝３ａの直上部に位置するように載置される。

さらに、配線修正後の検査すべき第２群のペレット８を
、複数の半田バンプ８ａの形成面を上向きにした姿勢で
治具７の段差部７Ｃの内部にセットし、矩形のペレット
８よりも僅かに大き々寸法の段差部７Ｃの一隅に密着さ
せる。

この時、吸引溝３ａの直上部に位置する治具７の窓部７
ｂはペレット８によって完全に隠蔽された状態となる。

この状態で、吸引管３ｂおよび吸引孔３ｃを介して、治
具７の下面によって密閉された複数の吸引溝３ａの内部
を排気することにより、治具７およびこの治具７の段差
部７ｃにセットされ、窓部・７ｂを通じて吸引溝３ａに
露出したペレット８は、大気圧によってウェハチャック
３に確実に固定された状態となる。

その後、治具７の表面に刻設されている複数の位置合わ
せ？ｌｌ１７ｆ，７ｇを目視または、ウェハプローバ１
に備えられている図示しない位置決め制御系によって観
察することにより、当該治具７の段差部７Ｃにセットさ
れているペレット８とグローブカード４に固定されてい
る複数の探針５との平行出しなどを行う。

さらに、ペレット８に設げられている複数の半田パンプ
８ａの各々が複数の探針５の各々の直下に位置するよう
に、Ｘ−Ｙテーブル２を適宜駆動する。

その状態で、ウェハチャック３を所定の高さに上昇させ
ることにより、ペレット８に設けられている複数の半田
パンプ８ａの各々に対して、複数の探針５の各々の先端
部が所定の接触圧で押圧され、第３図に示されるように
両者が電気的に接続された状態となる。

この状態で、テスタ６は、前記ステップ１０８において
決定された診断データなどに基づいて、配線修正後の第
２群のペレット８に対する動作試験を遂行する。

このように、本実施例におげるプローブ検査においては
、上述のように構造が簡単で製作の容易々治具７を使用
することで、従来のウェハグローバ１になんらの改造な
どを施すことなく、個々のペレット８のプローブ検査を
簡便かつ高精度に行うことができる。

これにより、ウェハ状態とは異なる個々のべレット８の
プローブ検査のために新たに検査装置を開発したり、ウ
ェハチャック３を改造する必要がなく、配線修正が施さ
れたペレット８のプローブ検査における所要時間の短縮
および原価低減を実現することができる。

また、治具７において、たとえば、単に窓部７ｂをペレ
ット８よりも大きめに形成し、当該ペレ，ト８がウェハ
チャック３に直接に接するように保持する場合には、窓
部７ｂの内周とペレット８の外周との間に生じる隙間か
ら侵入する外気によってペレット８に作用する真空吸着
力が損なわれることが懸念される。

ところが、本実施例の場合には、治具７において基板７
ａを貫通して開設された窓部７ｂの周囲に段差部７Ｃを
設げ、この段差部７Ｃに窓部７ｂを完全に隠蔽する状態
でペレット８が保持される構造であるため、ペレット８
は治具７に対して気密に保持されることとなり、上記の
ような不都合が確実に防止され、治具７およびペレット
８をウェハテヤ，ク３に対してより安定に固定すること
ができる。

さらに、矩形の段差部７Ｃの各辺の中央部に、ほぼ半円
形の逃げ溝７ｄがそれぞれ形成されていることにより、
ビンセット々どを用いてペレット８を段差部７Ｃに着脱
する際に、ペレット８を損傷することなく容易に作業を
遂行することができる。

一方、上述のステップ１１１におけるグローブ検査にお
いて、前述の配線修正作業が不完全で所要の論理動作や
動作性能が不可と判定された場合には、前記ステップ１
０９の配線修正作業に戻り、同一のペレット８または、
他の新たな第２群のペレット８に対して配線修正作業を
施す。

また、ステップ１１１においてプローブ検査の結果が可
と判定された場合には、配線修正済の第２群のペレット
８を、システムに実装されている不良の第１群のペレッ
ト８０代わりに実装し（ステップ１１２），その後、前
記ステッグ１０５以降の上述の一連の作業を繰り返す。

ここで、従来における電子計算機システムやそれに使用
される大規模論壇集積回路装置からなるペレット８の開
発においては、システムに対するペレット８の実装後に
生じた機能不良や仕様変更に対しては、通常のウェハグ
ロセスによって、ウェハ状態のマスタスライスに対する
多層配線構造の一部または全部の形成をやり直すなどの
方法が一般的であるが、この方法では、ペレット８に要
求される論理動作が複雑になり配線層の数が増大するに
つれて機能不良の修正や仕様変更に対する対策の完了ま
でに必要以上に時間が掛かるという問題があった。

このことは、ペレット８における入出力端子数の増大に
伴って、従来のワイヤボンディング方法に代えて半田バ
ンプを採用する実装方式では、多層配線の形成後に長時
間を要する蒸着その他の方法で半田バンプも形成する必
要があり、所要時間の増大は特に著しくなる。

ところが、上述のような本実施例における製造方法によ
れば、製作に長時間を要する配線構造や半田バングがす
でに形成され、完成した状態にある第２群のペレット８
に対して、必要に応じた最小限の配線修正を施すだけで
よく、機能不良の修正や仕様変更に対する対策の完了ま
での所要時間を大幅に短縮することができる。

これにより、大規模論壇集積回路装置およびそれを用い
た汎用の電子計算機システムの開発期間を大幅に短縮で
きるという効果がある。

更に、発熱量の大きなチップ８のテストにおいては、第
ＩＢ図のステージ３内の冷却パイプに水又はフロリナー
ト等の冷媒を強制循環させて間接的にチップを冷却させ
ながらテストを実行する。

又、チップのステージ３への吸着は、ウェハ７を介さず
直接ステージ３上に吸着してもよい。

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、本発明の半導体集積回路装置の製造方法によ
れば、ウェハプロセスを経て形成される複数個の同一種
の半導体集積回路装置の各々をペレットに分割した後に
第１群および第２９に分け、前記第１１！ｐに属する前
記ペレットを目的のシステムに組み込み込むとともに前
記第２群に属する前記ペレットを保存しておき、前記シ
ステムに組み込まれた前記第ｌ群に属する前記ペレット
に機能不良が見出された場合には、前記第２群に属する
前記ペレットに前記機能不良を解消する配線修正を施し
た後に前記システムに組み込む操作を繰り返すので、実
際のシステムに組み込まれている第ｌ群のペレットに機
能不良が見出された場合に、すでに完成している第２群
のペレットに第１群のペレットの機能不良を解消する配
線修正を施した後、当該第１群のペレットと交換するこ
とで、たとえば、機能不良を解消すべく多層配線構造の
一部または全体をウェハグロセスによって最初から作り
直す場合などに比較して、第１群のベレｙ｝の機能不良
の解消や仕様変更などに対する対策を迅速に行うことが
できる。

これにより、半導体集積回路装置およびそれを用いるシ
ステムの開発期間を大幅に短縮することができる。

また、本発明の半導体集積回路装置の検査方法によれば
、通常のウェハプローバになんら改造を加えることなく
ペレット状態の半導体集積回路装置のグローブ検査を行
うことができるので、たとえばペレットに専用のプロー
ブ検査装置を新たに用意する必要がむく、ペレットのプ
ローブ検査工程におげろ所要時間およびコストを削減で
きる。

また、本発明になる検査治具によれば、通常のウェハプ
ローバになんら改造を加えるとと々くペレフト状態の半
導体集積回路装置の１ローブ検査を行うことができるの
で、たとえばペレットに専用のプローブ検査装置を新た
に用意する必要がなく、ペレット状態の半導体集積回路
装置のプローブ検査における所要時間およびコストを削
減できる。

また、検査系に対するペレットの位置決めを安定かつ高
精度に行うことができ、検査精度が向上する。

（２）実施例・２（全体システム・フロー）：本発明の
設計・開発システムの全体フローを第２図にもとづいて
説明する。

同図において、２０１は大型コンビ．一夕その他の情報
処理システム又は制御システムの設計ステップであり、
これらのシステムの信号処理は主にＳｉモノリシックＩ
Ｃ又はＧａＡｓモノリシックＩＣ（メモリ・ゲートアレ
ー）等の半導体デバイスにより構成されている。２０２
はシステムのデバグ工程、２０３は設計変更工程で、デ
バグの結果に基づいてシステムの信号処理等を担う半導
体デバイスの論理変更等を行なう。２０４は設計変更し
た半導体デバイスをシステムに組込むシステム組立工程
である。以上の２０１〜２０４はシステム開発プロセス
と総称する。

２０５は、システム設計に基づいて半導体デバイスの製
造用マスクを作或するマスク作成工程、２０６は、これ
らのマスクを用いてウエノ１に所定の集積回路を形成す
るウェノ飄・プロセス、２０７は、ウェハ上のペレット
に対応する部分に開口されたボンディング・パッド上に
ソルダー・バンプ電極を形成するバンプ形成工程である
。々お、パ冫プを形成するかわりに、ボンディング・ワ
イヤで直接ボンディング・パッドに接続してもよい。

２０８は、上記ソルダー・バンプ上に又はパッドに直接
プローブ針をあてて電気的試験を行なうウェハ・テスト
工程、２０９は、試験の完了したウェハなチップ（ペレ
ット）に分割するベレタイズ工程、２１０はチップにつ
いて電気的試験を行な・うグローバによるテスト工程で
あり、実線のフローにおいては、その一部又は全部を省
略することができる。

２１１は、テストの完了したチップをパッケージ内に組
込むモジュール組立工程又は封止工程である。ここで完
成した半導体デバイスはシステム・デバグ２０２に供さ
れる。ここで２０５〜２１１の工程を総称して半導体デ
バイス工程という。

２１２は、ウェハの分割が完了後、良品チップの一部を
ストックしておいて、仕様変更にそなえるチップ・スト
ック工程である。２１３は、このチップ・ストックの中
から設計変更されたチップを取り出し、そのチップにフ
ォーカスト・イオン・ビーム（　Ｆｏｃｕｓｅｄ　　Ｉ
ｏｎ　Ｂｅａｍ，以下ＦＩＢと略称する。）等により加
工を施す配線修正工程である。ここで修正されたチップ
は、実施例・１に示す方法によりテストされ、半導体デ
バイスとして組立完了し破線のようにシステムの組立に
供される。

（３）実施例・３ 以下、本実施例のＬＳＩ（半導体デバイス）の全体及び
製造プロセスを説明する。

第３Ａ図は、本発明の実施例によるバイボーラＬ８Ｉの
要部を示す断面図である。

第３Ａ図に示すように、本実施例によるバイポ−　，ｙ
　Ｌ　８　Ｉにおいては、例えばｐ型シリコンから或る
半導体チップ（半導体基板）３０１の表面に例えばｎ十
型の埋め込み層３０２が設けられ、この半導体チップ３
０１上に例えばｎ型シリコンのエビタキシャル層３０３
が設げられている。このエビタキシャル層３０３０所定
部分には例えばＳｉｎ，膜のようなフィールド絶縁膜３
０４が設けられ、これにより素子間分離及び素子内の分
離が行われている。このフィールド絶縁膜３０４の下方
には、例えばｐ十型のチャネルストッパ領域３０５が設
けられている。また、このフィールド絶縁膜３０４で囲
まれた部分のエビタキシャル層３０３中には、例えばｐ
型の真性ベース領域３０６及び例えばｐ十型のグラフト
ペース領域３０７が設けられ、この真性ペース領域３０
６中に例えばｎ十型のエミッタ領域３０８が設げられて
いる。

そして、このエミッタ領域３０８と、前記真性ベース領
域３０６と、この真性ペース領域３０６の下方における
エビタキシャル層３０３及び埋め込み層３０２から成る
コレクタ領域とによりｎｐｎ型バイポーラトランジスタ
が構成されている。また、符号３０９は、埋め込み層３
０２と接続されている例えばｎ十型のコレクタ取り出し
領域である。符号３１０は、前記フィールド絶縁膜３０
４に連なって設けられている例えば８４０１膜のような
絶縁膜であって、この絶縁膜３１０には、前記グラフト
ベース領域３０７、前記エミッタ領域３０８及び前記コ
レクタ取り出し領域３０９に対応してそれぞれ開口３１
０ａ〜３１０Ｃが設げられている。そして、この開口３
１０ａを通じて前記グラフトベース領域３０７に多結晶
シリコン膜から或るベース引き出し電極３１１が接続さ
れているとともに、洲口３１０ｂを通じて前記エミッタ
領域３０８上に多結晶シリコンエミッタ電極３１２が設
げられている。なお、符号３１３，３１４は、例えばＳ
ｉｎ，膜のような絶ＲｒｌＸである。

符号３１５ａ〜３１５Ｃは例えばアルミニウム膜から或
る一層目の配線であり、このうち配線３１５ａは絶縁膜
３１４に設けられた開口３１４ａを通じてペース引き出
し電極３１１に、配線３１５ｂは開口３１４ｂを通じて
多結晶シリコンエミッタ電極３１２に、配線３１５Ｃは
開口３１４Ｃ及び前記開口３１０Ｃを通じてコレクタ取
り出し領域３０９にそれぞれ接続されている。また、符
号３１６は、例えばプラズマＣＶＤにより形成されたＳ
ｉＮ膜とスビンオングラス（８０Ｇ）膜とプラズマＣＶ
Ｄにより形戒された８ｉ０膜とから或る層間絶縁膜であ
る。この層間絶縁膜３１６の上には、例えばアルミニウ
ム膜から成る二層目の配線３１７が設けられている。こ
の配線３１７は、前記層間絶縁膜３１６に設けられてい
るスルーホール３１６ａを通じて前記配線３１５Ｃに接
続されている。なお、このスルーホール３１６ａは階段
状の形状を有し、これによってこのスルーホール３１６
ａにおける前記配線３１７のステップカバレッジの向上
を図っている。符号３１８は前記層間絶緑膜３１６と同
様な層間絶縁膜である。この眉間絶縁膜３１８の上には
、例えばアルミニウム膜から成る三層目の配＃３１９ａ
〜３１９ｃが設けられ、このうち配線３１９ａは、前記
層間絶縁膜３１８に設けられているスルーホール３１８
ａを通じて前記配線３１７に接続されている。さらに、
符号３２０は前記層間絶縁膜３１６、３１８と同様な層
間絶縁膜であり、この層間絶縁膜３２０の上には、例え
ばアルミ、ニウム換から成る四層目の配線３２１ａ〜３
２１Ｃが設けられている。これらの配ａ３２１ａ〜３２
１Ｃは、大電流を流すことができるように下層の配線に
比べて厚く構成され、例えば２μｍの厚さを有する。ま
た、これらの配１１３　２　１　ａ〜３２１ｃの間の溝
の幅は例えば２μｍであり、従ってこの溝のアスベクト
比（溝の深さ／溝の幅）は例えば１と大きｔｌ値である
。

符号３２２は例えば８１０，ｆｉｌのような表面平坦化
用の絶縁膜であり、例えばＳｉｎ，のバイアススバ，タ
や、プラズマＣＶＤとスパッタエッチングとの組み合わ
せにより形成されたものである。この絶縁膜３２２によ
って前記配線３２１ａ〜３２１Ｃの間の溝は完全に埋め
られているため、この絶緑繰３２２の表面はほぼ平坦と
なっている。なお、この絶縁膜３２２としては、例えば
常圧ＣｖＤとスパッタエッチングとの組み合わせにより
形成されたＰ　８　Ｇ（　Ｐｈｏａｐｈｏ−Ｓｉ目ｃａ
ｔｅ　Ｇｌａａｓ　）　Ｗ！Ｘ，Ｂ８Ｇ（Ｂｏｒｏ−８
口ｉｃａｔｅ　Ｇｌａｓ＠）膜、ＢＰ８Ｇ（Ｂｏｒｏ−
Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜等
のシリケートガラス膜を用いることも可能である。

この絶縁ｔｌＩ．３２２の上には、′゛例えばプラズマ
Ｃ■Ｄにより形成されたＳｉＮｌｌ３２３が設けられて
いる。周知のように、このＳｉＮ膜３２３は耐湿性を有
する。この場合、前記絶縁膜３２２の表面は前記配線３
２１ａ〜３２１ｃの間の溝の部分を含めて平坦であるの
で、このＳｉＮ膜３２３０表面も平坦となっている。こ
のため、このＳｉＮ膜３２３のＮｘＪＩＬ及び膜質は均
一であり、従って従来に比べて後述の保護膜３２５の耐
湿性の向上を図ることができる。これによって、ＬＳＩ
のバッヶ−ジとして非気密封止型のパッケージを用いる
ことができる。このＳｉＮ膜３２３の上には、例えばプ
ラズマＣＶＤにより形成されたＳｉＯ膜３２４が設けら
れている。そして、前記絶縁膜３２２と前記ＳｉＮ膜３
２３とこのＳｊＯ膜３２４とによりチップ保護用の保護
膜３２５が構成されている。

この場合、前記ＳｉＯ膜３２４は、この保護膜３２５は
対する後述のクロム（ｃｒ）ｌｌＡ３２６の接着性を確
保するとともに、このＣｒ膜３２６のドライエッチング
時に前記ＳｉＮ［３２３がエッチングされるのを防止す
る役割を果たす。

前記保護膜３２５には開口３２５ａが設けられ、この開
口３２５ａを通じて前記配＃３２ｌｂ上に例えばＣｒ膜
３２６が設けられている。そして、このＣｒｌｉ３２６
の上に例えば銅（ｃｕ）一すず（８ｎ）系金属間化合物
層３２７を介して鉛（ｐｂ）−Ｓｎ合金系のはんだバン
プ３２８が設けられている。

第３Ｂ図は、第３Ａ図に示すバイボー：７Ｌ８　Ｉを封
止したビングリットアレイ（ＰＧＡ）型パッケージを示
す断面図である。

第３Ｂ図に示すように，このピングリットアレイ型パッ
ケージにおいては、例えばムライト（３ＡｌｔＯｎ・２
８ｉ０，）から或るチップキャリア３２９上に半導体チ
ップ３０１が前記はんだバン１３２８を用いて接続され
ている。また、符号３３０は、例えば炭化ケイ′Ａ（Ｓ
ｆＣ）から成るキャップである。前記半導体チップ３０
１の裏面（素子が形成されていない面）は例えばを↓ん
だのろう材３３１を介してこのキャップ３３０と接触し
ており、これによって半導体チップ３０１からこのキャ
ップ３３０への熱放散を効果的に行うことができるよう
になっている。なお、このパッケージをモジュール基板
等に実装する場合には、．前記キャップ３３０に放熱フ
ィン（図示せず）を接触させ、これによってパ，ケージ
からの放熱を効果的に行うように々っでいる。また、符
号３３２は例えばエボキシ樹脂のような樹脂であり、こ
の樹脂３３２によって半導体チッグ３０１が封示されて
いる。

すなわち、このパッケージは非気密封止型のパッケージ
である。この場合、既述のように保護膜３２５の耐湿性
が優れているので、このように非気密封止型のパッケー
ジを用いることができ、これによってパ，ケージの低価
格化を図ることができる。々お、符号３３３は入出力ビ
ンであり、これらの入出力ビン３３３は、チップキャリ
ア３２９に設げられた多層配＃（図示せず）により前記
はんだバン１３２８に接続されている。

次に、第３Ａ図に示すバイボーラＬＳＩの製造方法につ
いて説明する。ｋお、層間絶縁膜３２０を形成するまで
の工程の説明は省略する。

第３Ｃ図に示すように、層間絶Ｍ膜３２０上に配線３２
１ａ〜３２１Ｃを形成した後、例えば８ｉ０，のバイア
ススパッタや、プラズマＣＶＤとスパッタエッチングと
の組み合わせにより例えば８ｉ０１膜のよ５々絶縁膜３
２２を形成する。既述のように、この絶縁膜３２２の表
向はほぼ平坦にすることができる。なお、配線３２１８
〜３２１Ｃの間の溝の深さ及び幅が例えばそれぞれ２μ
ｍ″′Ｑあるとすると、８ｉ０１のバイアススパッタを
用いて絶縁膜３２２を形成する場合にはその膜厚が例え
ば３．５μｍ程度でほぼ平坦な表面が得られ、プラズマ
ＣＶＤとスパッタエッチングとの組み合わせにより絶縁
膜３２２を形成する場合にはその膜厚が例えば１．５μ
ｍ８度でほぼ平坦な表面が得られる。

次に第３Ｄ図に示すように、例えばプラズマＣＶＤによ
り前記絶緑膜３２２の上に例えば膜厚が５００ＯＡの８
ｉＮ膜３２３を形成する。

次に第３Ｅ図に示すように、例えばプラズマＣＶＤによ
り前記８ｉＮＩｌｌ３２３のように例えば膜厚が１μｍ
のＳｉＯ膜３２４を形成する。このようにして、耐湿性
に優れた保護膜３２５が形成される。

次に第３Ｆ図に示すように、保護膜３２５の所定部分を
エッチング除去することにより開口３２５ａを形成して
この部分に配線３２ｌｂの表面を露出させ、この状態で
例えば蒸着により全面に例えば膜厚が２００ＯＡのＣｒ
膜３２６、例えば膜厚が５０ＯＡのＣｕ膜３３４及び例
えば膜厚が１００ＯＡの金（Ａｕ）＠３３５を順次形成
した後、これらのＡｕ膜３３５、Ｃｕ膜３３４及びＣｒ
膜３２６をエッチングにより所定形状にバタ一二ングす
る。

この場合、前記Ａｕ膜３３５は前記Ｃｕ換３３４の酸化
を防止するためのものであり、前記Ｃｕ膜３３４ははん
だパンダ３２８の下地との濡れ性を確保するためのもの
である。また、前記Ａｕ膜３３５及びＣｕｌ［３３４の
エッチングは例えばウエットエッチングにより行い、Ｃ
ｒ膜３２６のエクチングは例えばＣＦ４とＯ，との混合
ガスを用いたドライエッチングにより行う。既述のよう
に、とのド２イエッチングの際には、前記８　ｊ　０７
ｊＱ３２４がエッチングストッパーとして働くため、下
層の８ｉＮ層３２３がエクチングされるのを防止するこ
とができる。なお、前記Ａｕｊｌｌ３３５、Ｃｕ膜３３
４及びＣｒ膜３２６は、通常、ＢＬＭ（Ｂａｌｌ　Ｌｉ
ｍｉｔｉｎｇ　Ｍｅｔａｈｚａ口ｏｎ）と呼ばれている
。

次に第３Ｇ図に示すように、前記８ｉ０膜３２４上に所
定形状のレジストパターン３３６を形成した後、例えば
蒸着により全面にｐｂ膜３３７及びＳｎ膜３３８を順次
形成することにより、前記Ａｕ膜３３５、Ｃｕ膜３３４
及びＯｒ膜３２６をこれらのｐｂ膜３３７及びａｎ膜３
３８により覆う。これらのＰｂ膜３３７及びｓｎ膜３３
８の膜厚は、後に形成されるはんだパンプ３２８中のｓ
ｎ含有率が所定の値になるように選択される。

次に、前記レジストパターン３３６をその上に形成され
たｐｂ膜３３７及びｓｎ膜３３８とともに除去（いわゆ
るり７トオフ）した後、所定の温度で熱処理を行う。こ
れにより前記Ｐ　ｂ墜３　３　７及び８ｎｌＫ３３８が
合金化して、第３Ａ図に示すように、ほぼ球状のＰ　ｂ
　−　８　ｎ合金系のはんだバンプ３２８が形成される
。この合金化の際には、８ｎｇ３３８中のＳｎが前記Ｃ
ｕ膜３３４中のＣｕと合金化することにより、このはん
だバンプ３２８と前記Ｃｒ膜３２６との間にＣ　ｕ　−
　８　ｎ系金属間化合物層３２７が形成される。ｋお、
実際には、このはんだバンプ３２８中には、前記Ａｕ膜
３３５からのＡｕも含まれている。

（４）　　実施例・４ 次に本発明の対象の一例であるＶＬＳＩ（ＶｅｒｙＬａ
ｒｇｅ　Ｓｃａｌｅ　　Ｉｎｔｅｇｒａｔｉｏｎ）のチ
ップ内の構成を説明する。

ここに示したチップは、メイン・フレーム・コンビ瓢一
タ（超高速コンピュータ）のＣＰＵ部その他の論理演算
及びメモリ素子として使用される。

従って非常に多くの入出力端子をもつ必要があるので、
一般に２００ビン程度まではワイヤボンディングで、そ
れ以上はＴＡＢ（Ｔａｐｅ　ＡｕｔｏｍａｔｅｄＢｏｎ
ｄｉｎｇ　）やＣＣＢ（ｃｏｎｔｒｏｌｌｅｄ−ｃｏｌ
ｌａｐｓｅＳｏｌｄｅｒ　Ｈｕｍｐｓ　）等により外部
のパッケージや回路基板に実装又は接続される。

チップサイズは、１０１ＩＩ１〜２０ｓｔｓ＋角の正方
形又は長方形の板状で、その素子形成主面には、ＥＣＬ
（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ　）回
路やその他必要に応じてＣ　Ｍ　Ｏ　Ｓ　（　Ｃｏｍｐ
ｌｅｍｅｎｔａｒｙ　ＭＯＳ）回路が形成されており、
いわゆるゲートアレーと同様の方式（設計・製造方式）
により要求仕様に対応したチップ内構成が選択される。

第４Ａ図は、チップ上のＡｌ第２〜４層目配線の構成を
示す上面模式図である。同図において、４２１は、第４
層メタル配線群すなわちＡＩ−４（又はＷＲ−４）で主
にＹ軸方向にチップをほぼ縦断するように多数設げられ
ている。４１９は第３層ノタル配線群、すｋわちＡｌ−
３（又はＷＲ−３）であり、主にＸ軸方向に延在してい
る。

４１７は第２層メタル配線群、すなわちＡｌ？−２（又
はＷＲ−２）であり、主にＹ軸方向に延在している。こ
れらの各層Ａｌ配線群は、その一部だけを示したが、必
要に応じてチップ上面全体に設けられている。４４１ａ
〜ｇはそれぞれ、５０〜２００μｍ幅の電源配線又は基
準電圧配線（ＥＣＬの場合は、ＶｇｓＬ−−４ｖ，Ｖ．
ｒ・−−３Ｖ＋ＶＴＴ”’　　２Ｖ　；ＶｃＣｌｅＶＣ
Ｃ２＋及びｖｃｃｓ゜−０Ｖ）．４４４Ｙはそれぞれ１
０μｍ幅の第４層予備配線すなわちＡＩＳ−４で、ここ
ではチップ４０１の上面をほぼ縦断するように設けられ
ているｃｔ４４３ａ〜ｈは、５ａｍピッチ３．５μｍ幅
のＡＩ−３であり、相互接続の必要に応じて自動レイア
ウトされる。４４３Ｘは５ピッチ毎に設けられたほぼチ
ップ上面を横断するように延在する第３層予備配線Ａｌ
Ｂ−３である。これらフローティングの予備配線は、Ａ
ｌ８−３とＡｌ８−４でチップのほぼ全域をカバーでき
るようになっているｏ４４２ａＳ−ｆは５μｍピッチ３
．　５　ｐ　ｍ幅のＡｊ−２であり、上記ＡＩ−３と関
連して相互接続の必要に応じて自動レイアウトされる。

第４Ｂ図は配線修正プロセス、サポート用ツールその他
のチップレイアウト図である。同図において９４５ａ及
びｂはチップ９０１上のパターンの原点と基準軸との角
θを検出するための原点検出用パターンでＡ７−４によ
り形成される。４４６は、試し堀り領域ｐ　４　４　７
　ａは加工基準マークす々わち層間ずれ検出用メタル・
パターンでＡＩ−３よりなり，４４７ｂは同じ層間ずれ
検出用メタル・パターンでＡｌ−４からなる。４４８８
〜ｄは、それぞれ予備ゲ・一ト・セル，４４９は配線修
正履歴・仕様・品名・型名等を記録するためにＦＩＢ又
はレーザ選択ＣＶＤによってマーク又はバターンを形成
する領域である。

第４Ｃ図は予備グートセルの平面レイアウトの内、ＡＩ
−３よりなるアンテナ配線のみを示した平面図である。

同図において、４５１８〜ｊは、それぞれアンテナ配線
すなわちＡ　Ｉ　Ａ　−　３である。

第４Ｄ図は予備ゲートセルの内蔵素子及びゲートの模式
回路図である。同図においてＳＲ，及びＳＲ，は予備抵
抗，ＳＧ，及び８Ｇ，はＥＣＬ予備ゲートである。

以下に本発明の配線修正方法の各種のパターンを説明す
る（以下ＥＣＬ回路の例である）。

第４Ｅ図は「入力Ｌｏｗクランプ』とよばれる修正パタ
ーンを示す模式回路図である。同図において、ＧｌはＶ
ＬＳＩのゲートとーっとして、すでに配線済の既配線グ
ー｝，Ｉ，〜工，はその入力配線．ＯＩはその出力配線
，ＣＩは入力配線Ｉ，の一部なＦＩＢによって切断した
部分である。

第４Ｆ図は、「入力Ｈｉｇｈクランプ．」とよばれる修
正バターンを示す模式図である。同図において、Ｇ！及
びＧｓは既配線ゲート．Ｉ４〜工，は各ゲートの入力配
線，Ｏ，及び０３は各ゲートの出力配線＊　Ｖ　Ｃ　Ｃ
は■ｃｃ工〜■ｃｃ３の内の一つで、内部ゲートの場合
は％　ｖｃｃｚである。Ｃ，はレーザーＣＶＤ又はＦＩ
Ｂによる気相選択ＣＶＤによるジャンパー配線である。

第４Ｇ図は「逆出力使用」とよばれる修正パターンを示
す模式回路図である。同図において、Ｇ４及びＧ．は既
配線ゲート，ＳＧは第４Ｂ図の４４８ａ′−ｄの一つに
対応する予備ゲートセル４４８内の予備ゲート（第４Ｄ
図のＳＧ１及びＳＧ，に対応する），工。〜Ｉｌ４及び
Ｉｔ４　＋　ｉｔｓは各ゲートの入力配ｍ−０４及び０
，はＧ４及びＧｓの出力配線，Ｃ，及びＣ，は上記同様
の気相選択レーザーＣＶＤ等によるジャンパー修正配線
である。

第４Ｈ図は「予備ゲート追加」とよばれる修正パターン
の模式回路図である。同図において０６〜Ｇ８は既配線
ゲー｝　，ＳＧは先と同様に予備ゲートセル４４８内の
予備ゲート＋　工Ｉｌｌ〜Ｌｓはそれぞれのゲートの入
力配線，０６はゲートＧテの出力配線ｒ　ＣＳ　”””
　Ｃ？はＭｏ（モリブデン）等からなるレーザＣＶＤ等
による修正配線である。

次に本修正システムのプロセスを説明する。

たとえばメイン・フレーム・コンピュータのような大型
システムの開発にあたっては、数百種の論理ＬＳＩを同
時に開発し、それによってシステムのデバック・調整を
行うとともに、論理不良や変更点がある場合には、すみ
やかにＬＳＩの作り直しをしなければならない。そこで
、本発明においては、ＣＣＢ電極形成済（第３Ａ図に対
応）で、ダイシングされてチップ状態のＬＳＩをストツ
クしておき、これらに対して上記各修正ノ｛ターンや前
記各実施例に示すような修正を施すことによって、５〜
３０ｈｒで作り直しを完了することができる。

ここで、配線修正はチップ状態に限らずウェハ状態でも
可能であり、アライメント等が容易であるが、一方、修
正作り直しまでのターン・アラウンド・タイムは長くな
る。従って、そのようなデメリットが許容される分野で
は、ウェハ修正も可能である。たとえば、Ｗ８　Ｉ　（
Ｗａｆｅｒ　ＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ　）で
は、このようたデメリットが回避されるので、有用であ
る。

更に、チップ状態での修正に関しては、裸のチ，プでは
ム＜、パッケージ・ベースにダイボンディングされた状
態、更にワイヤボンディングが完了した状態での配線修
正も可能である。この場合はターン・アラウンド・タイ
ムの一層の短縮が可能である。このことは、ＴＡＢ技術
を適用した場合についても同じである。

上記のように、たとえば、第３Ａ図の状態でチップに分
割された予備チップを各品棟についてストックしておき
、デバックの結果に対応して修正を行なう。

まず、第４Ｂ図の試し堀り領域４４６にＦＩＢで、試し
堀りを実行し、その検出データをストアする。更に同図
４４７ａ及びｂの層間ずれ検出パターンを用いてＡｌ！
−３及゛びＡｌ−４の合せずれを検出し、そのデータを
ストアする。次に、同図４４５８及びｂの原点及びθ検
出パターンによりチップ上の設計パターン・データと実
パターンの原点及び軸を一致させる操作又は演算を行い
、それに従って、以下第４Ｊ〜４Ｐ図に示すような修正
を実行する。

第４Ｊ図は、第４Ａ及び４Ｂ図に対応するチップ主面の
修正部分の上面拡大図である。同図において、４４１は
それぞれ幅広Ａｌｌ−４電源配線（基準電圧配線を含む
）．４４３ＸはＸ軸方向に延在するＡＩＳ−３すなわち
ＡＩ−３による予備配線（これと他の場合には、Ａｌｌ
−３す々わち素子に連結済の第３層ＡＩ配線群の一つで
もよい），４４４ＹはＹ方向に延在するＡｌ８−４すな
わち第４層ＡＩ予備配線，４５６はＦＩＢによる縦穴に
形成されたレーザーＣＶＤによるＭｏ（モリブデン）層
である。

第４Ｋ図は上記第４５図Ｘ−Ｘに対応する断面図である
。同図において、４１８はＩＬ−３すなわち、第３層層
間絶縁膜，４４３Ｘは、先の第３層予備配線，４２０は
、ＩＬ−４すなわち第４層層間絶縁膜，４４１は電源配
線，４２５はファイナルパッシペーシ冒冫すなわち上面
保護膜，４４４Ｙは第４層予備配線，４５３は下地Ｃｒ
（クロム）膜，４５４はＭＯレーザＣＶＤ層である。

第４Ｌ図は他の修正技法を施した部分の上面払大図であ
る。上記第４５及び４Ｋ図と異なる部分のみを以下説明
する。同図において、４５９はＭｏジャンパー配線と電
源配線４４１のシ嘗−トを防止するためのコの字型切欠
溝（ＦＩＢによる），４５７及び４５８はＦ　Ｉ　Ｂに
よる縦穴に充填されたＭｏ層，４６０はそれと同じＭＯ
ジャンパー配線である。

第４Ｍ図は、上記第４Ｌ図に対応するＸ−Ｘ断面図であ
るが、各記号は先に説明したので省略する。この技法は
，＠に、４４３Ｘが４４４Ｙの直下まで延在し々い場合
や４４３Ｘが一般のＡｌ−３である場合等に有効である
。

この場合、モリブデン・ジャンパ線４６（１’形成し、
それをマスクとして下地Ｃ『膜４５３の不要部分を全面
スパッタ除去した後にＦＩＢによりシ冒一ト防止切欠＃
４５９を形成するようにすると、溝４５９内にＯｒ膜が
残存することがなく、良好な結果が得られる。すなわち
、第４工図（ｄ）の工程完了後、シ嘗一ト防止切欠溝４
５９を切削形成する。すなわち、接続穴等はＦＩＢによ
り先に形成して、その後、下地Ｃｒ膜を被着、それにつ
づいてレーザーＣＶＤにより穴埋又は選択的にジャンパ
線を形成して、それをマスクとしてＣｒ膜の不要部分を
除去した後に、切断・切欠等の処理を行なう。

第４Ｎ〜４Ｐ図はその他の修正技法、特に予備ゲートを
用いた一例の平面図．要部拡大図，及びそのＸ−Ｘ断面
図であるう同図において４４８は予備ゲートセルｐ　４
　５　１　ａ−ｊはＡＩ−３からなるア／テナ配線で、
それぞれ第４Ｄ図の８Ｇ，−，，８Ｒ，〜，のいずれか
の端子にＡＩ−２及びＡｌ一１を介して接続されている
。更に４４１はそれぞれＡＩ−４からなる幅広電源配線
，４４４ＹはＡｌＳ−４．４４３ＸはＡＩｌＳ−３，４
６１は修正要部である。更に４６２及び４６３はＦＩＢ
による縦穴にレーザＣＶＤにより埋込まれたＭｏ（モリ
ブ）層，４６４はそれに連続してレーザースキャンニン
グにより形成されたＭｏジャンパー配線である。

次にＦＩＢによる穴あけ及びレーザーＣＶＤによるジャ
ンパー配線形成プロセスについて説明する。

第４Ｉ図（ａ）〜（ｄ）は、そのプロセスのフローヲ示
す要部断面図である。同図（ａ）に示す如く、先にスト
アされたデータにもとづき修正対象の座標を決定してＦ
ＩＢによる穴４５２を形成する（処理室内の圧力は１　
ｘ　１　ｏ−＠Ｐ　ａ　）。次に（ｂ）に示すようＩＣ
、Ａｊ表面及ヒファイナル・パッシベーシ璽ン４２５表
面なＡｒ（アルゴン）雰囲気（ＩＰａ）でスパクタ・エ
ッチングを行った後、全面にＣｒをＩＯＯＡ程度スパッ
タリングにより付着させ、Ｃｒ（クロム）下地膜４５３
を形成する。次に（ｃ）に示すようにモリブデンカルボ
品ル（Ｍｏ（ｃＯ）ｅ）の１０Ｐａ程度の昇華相雰囲気
（ガス相）で、厚さ０．３〜１　ａｍ　ｅ　＠３〜１　
５　ｓｍ程度のＭｏ（−ｖ−リプ）修正配線４５４を形
成する。（条件は、例えばレーザー出力・・・２００ｍ
Ｗ，レーザースキャン二冫グ速度１ｗ／秒，連続発振高
出力Ａｒレーザー使用）その後，（ｄ）に示すようにＡ
『雰囲気のスパッタリングにより４５４をマスクとして
不要部分４５５のＣｒ膜を除去する。

以上説明したように第４Ｅ〜４Ｈ図の修正パターンを実
行するにあたり、第４Ｊ〜４Ｐ図に示す技法を相互に組
合せてファイナル・バッシペーション完了後のチップ上
配線修正を実行する。この修正完了後、又はほぼ同時的
に第４Ｂ図の４４９の位置に修正データその他をレーザ
ＣＶＤ（修正用の装置内で同時的に処理する）、Ｆ’ｌ
Ｂ利用のメタル膜デポジシ冒冫又はＡ７−３　，　ＡＩ
−４　，Ｍｏ膜等の切欠き等によりマーキングする。こ
のマーキングには、文字，数字，適当な記号のほかパー
コードその他のコンビ，一夕認識用の各種のコードを用
いることができる。又、複雑高密度の配線が４４９の領
域に形成される場合には、Ａｌ一４をレーザ又はＦＩｌ
３で切欠いた回折格子パターン又はＭＯレーザーＣＶＤ
によ・る同様のパターンによるコードが有効である。

以下余白 更に、予備セルの変形例を説明する。第４Ｑ図は第４Ｂ
図の変形例にあたる予備ゲート（又は予備７リップ・フ
ロ，プ、以下「予備ＦＦＪという。）セルのレイアウト
図、第４Ｒ図は上記予備ゲート・セルの具体的配線レイ
アウト図、第４Ｓ図は上記予備ゲート・セル内のエレメ
ントの模式回路図である。これらの図においてｓ　４　
４　８　”−ｄｌｄ、予備ゲート・セル％　４７１ａ〜
ｄは予備ＦＦすなわち、予備ラッチである。４　０　１
Ｆｉ８　ｉ半導体チ，プである。縦の破線（単線）はＡ
Ｉ−４Ｋよる予備配＋＠！４４４Ｙ％破線による帯状領
域４４１ａ〜ｄＦｉそれぞれ４ｊ−４による広＠Ａｌｌ
電源配線、４８１等の番号が付された丸印は，Ａｌ−１
とＡｌ一２間のスルーホール・１１角印４８２等はＡｌ
一２とｌ／−３間のスルーホール・Ｌ４８３等の縦の実
線はこれらのスルーホール間を連結するＡｌ二２にｌる
相互配線、４５１等の横の実Ａｍはスルーホール■よク
のひるＡｌ！−３によるアンテナ配線である。スルーホ
ール・！の各番号は、第４Ｓ図の各端子番号に対応して
いる。なお、予備ラッチ・セルも、ほぼ同一のレイアウ
トになっているので、詳細配線レイアウトは省略する。

このようにすることによって、必要に応じて、ラ，チ・
ゲート．抵抗等を切欠によるシ冒一ト防止をすることな
〈利用することができる。すなわち、予備配＄４４４Ｙ
のいずれかと引出したい予備セルの素子のアンテナとの
交点にＦ’ｌＢ穴あけを行なうことによって、簡単に所
望の予備デバイスをＡＩ−４のレベル管で引き上げるこ
とができる。

（５）実施例・５ 配線修正プロセスにおいて使用するジャンパー線（Ｍｏ
配＃）同志の交叉技法について説明する。

第５Ａ図は、ジャンパ線の交叉を示す上面図、第５Ｂ図
はそのＡ−Ａ断面の模式断面図である。

両図にかいて、５４１は、Ｙ方向幅広電源Ａｌ配線（第
４層Ａｌ）、５４４Ｙは予備配線（第４層ＡＩａｓ　ｓ
ｓｓａ及びｂＨその一部を他の部分と分離するためのＦ
ＩＢＫよる切欠部、５６０はＸ軸方向に走る第１のＭｏ
配線、５６１及び５６２はそれと交叉すべきＹ軸方向に
走る第２のＭｏ配線５２０は第３層）ｌ配線と第４層Ａ
ｌ配線間の層間絶縁膜、５２５はファイナル・バッシベ
ーシ嘗ン膜、５５３はＭｏ配線の下地Ｃｒ層、５５７と
５５８は第２のＭｏ配線５６１，５６２と第４層予備１
／配線をつなぐためのスルーホールである。

このように、ファイナル・パッシベーシ璽ン上でジャン
パ線を交叉させたい場合は、Ｙ軸方向のジャンパ４Ｉを
第４層予備配ｍを介してクロス・アンダーさせる。この
場合、適当な長さのフローティング予備配線がある場合
はその１１使用してもよい。又、予備配線が必要以上の
長い場合、又は他に利用したい場合等は、第５Ａ図に示
すように両側又は片側を他の例に示すような切欠法によ
シ切欠を形成する。

（６）実施例・６ 本実施例は，ＦＩＢ及びレーザＣＶＤ配線修正に利用す
るための他の実施例で示した予備配線レイアウトの変形
例に関するものである。

第６図は、本発明の半導体チップの上面図で、＠４層予
備配線６４４と第３層予備配線６４３のみを模式的に示
したものである。同図においては，第４層Ａｌ予備配線
６４４と平行に走る第４層ＡＩ電源配Ｓは他の例に示し
たので省略している。

本実施例に訃いては、チップ６０１を４分割し、それぞ
れの区分について、ほぼその区分を横断又は縦断するよ
うに予備配１ｌ１！ｔ−設けている。このようにするこ
とによって、浮遊容量の低減と予備配線の活用性の同上
を図っている。すなわち．分離のための切欠を一部又は
全部不要にしている。なお、これらの配線の詳細につい
ては他の実施例に説明されている。

なお、電源配線（第４層ＡＡ’）は分割されることなく
ほぼチップの全長にわたって延在し，ておシ、予備配線
（第４層Ａｌ）は、それらの間すべてに一本ずつ設けて
もよいし，必要に応じて，３〜５本毎に設けるようにし
てもよい。又、予備配線の分割のやりかたは、２分割の
みにかぎらず、全長・２分割及び３分割の組合せでもよ
い。

（７）実施例・７ 他の例について示した幅広電源配線切欠によるシ．一ト
防止を行ないつつ、下層たとえば第３層人ｊ配線とジャ
ンパ線の接続に適用するＦＩＢ加工技法を説明する。以
下本技法を「ブリ・ξリングコという〇 他の実施例に示した如く、第４層幅広電源配線上へ、そ
の直下の第３層Ａｌ配線をＭＯジャンパ４Ｉ（ＦＩＢ穴
あけとレーザＣＶＤの組合せによる）により引出す場合
，Ｍｏ配線と第４層）ｌ配線が接続用スルーホール内で
シｌ一トし々いように、スルーホールの周辺に切欠溝を
設ける必要がある。

この溝形成は、表面が平坦でないチップ上面を加工する
ことから、以下のような技法を必要とする。

以下、他例に説明したレイアウトを例にと少具体的に説
明する。

第７Ａ図は切欠溝形成領域を示すチップ上面図である。

同図において、７４ｌは第４層Ａｊ幅広電源配線，７４
４Ｙはそれらの間に設けられた第４層Ａｊ予備配線，７
５９ｍはブリ・ξリング領域、７５９１１主ミリング領
域である。

第７Ｂ図〜第７Ｅ図は、平坦化溝形成のプロセス・フロ
ーを示すＡ−Ａ部分断面図である。これらにおいて、７
４１はスルーホールを形成する部分の周辺の第４層電源
配線、７２５はファイナル・パッシベーシ嘗ン及び層間
絶縁膜，７４３Ｘは第３層Ａｌ配線で切欠の直下を通下
するもの、７　１　８Ｆｉ第３及び２層Ａｌ配線間の層
間結縁膜、７　５　９　８Ｆｉブリ・ミリング領域、７
５９ｂは主ミリング領域である。

これらの図に基づいて、プロセスを説明する。

主宅リング領域に対応する部分に切欠溝を形成する場合
，第７ＯＫ示すように、１ず、ブリ・ミリング領城７５
９ａを下層のＡｌ７４１の厚さ分Ｆ！Ｂビームをスキャ
ンニングして切削する。次に、主ミリング領域７５９ｂ
の全体をＦＩＢＫより繰シ返しスキャンエングすること
により、地形学的構造の相異（主に角度）Ｋよる自発的
平坦化により，第７Ｅ図のような、その長さ方向にわた
って平坦慶切久１１ｌＩｔ−形成する。

このことによク、下層のｊｌ配線（主Ｋ第３層）を不用
意に露出した砂、切断したＤするのを防止することがで
きる。

ここで，ＦＩＢ切削ビームの具体的走査方法を説明する
。第７Ｆ図は切欠溝７５９（７５９ａ及びｂ）のＦＩＢ
加エビームのスキャンニングの様子を具体的に示す走査
領域上面図である。

同図において、７６２の各実線矢印はツスタ・スキャン
の順序を示す。ただし、一般の切欠は、幅２μｍ程度で
あるから、一本の経路（２μｍφビーム）で７６３のリ
ターン経路（７６４は始点）によυスキャンｔ−１０〜
２０回程度繰Ｄ返すことにより約６μｍ程度掘りこむこ
とによシ形成することができる。

《８）実施例・８ ＦＩＢ配線修正プロセスにかいて、第４層幅広Ａｌ電源
配線直下の第３層Ａｌ相互接続配線を、上下配線の短絡
や不所盟の下部配線の露出・切断な〈、切断する技法に
ついて説明する。なお、デバイスの構造・材料・仕様・
用途等は先に説明し比例と同じなので、ここでは繰ク返
さない。

たとえば、第８Ｂ図に示すよりなＡｌ−４幅広配線（電
源）８４１下のＡＡ！−３よりなる相互配＃ａ８１９を
Ｆ　Ｉ　Ｈ　Ｋより切断する場合を考λる。

この場合、切削壁への再デボジシ１ン膜によるシ璽一ト
防止のため、同図に破線及び一点鎖線で示すように、２
段に切削する。しかし、このようにしても，Ａ７配ＩＩ
Ｉ等のうねクや厚さのぱらつｌ！によっては、第８Ｄ図
に示すようにステージ部８９１に残留したＡＩ−４が再
デポジシｌン、メタル８９２を介して、正面Ｋｊ１出し
たＡＩ−３　（１：Ａ示しない）と下部穴正面にかいて
シ璽一トすることが考えられる。以下の技法は、これを
防止するのに有効である。

第ｇＡ，Ｃ，及びＥ図は、第３層ＡＩ相互配線切断プロ
セスを示す断面フロー図である。第８Ｆ図は、その加工
領域を示すチップ上面図である。

これらの各図において、８２５はファイナル・パッシペ
ーシ嘗ン膜，８４１Ｆｉ第４層幅広Ａｄ電源配＃（Ｙ軸
方向に走る）％　８２０は第４層間絶縁膜、８ｉ９＃：
ｉ切断すべき第３層Ａｌｔ相互接続配線（たとえばＸ軸
方向に走る）％８１８は第３層間絶縁膜、８１７は第２
層ＡＩ配線、８１６は第２層間絶縁膜，８６０８は以下
に行なう２段ミリングの第１ステッ１において、チップ
上面を台地状の形状のｔｔｖｊＡυ下げる技法（以下「
山形ミリング」という）における周辺ミリング部、８６
０ｂＦ１山形ミリングにおける主ミリング部、８５９ｔ
ｉｍ第２ステップ・ミリング領域であシ、本２段ミリン
グ下層Ａｌ切断技法の第２ステップに対応する。

第８Ｇ図において８６０ｂＸは主ミリング領域８６０ｂ
に対応するＦ　Ｉ　Ｂ走査領域、第８Ｈ図にかいて８６
０ａＸＦｉ周辺ミリング領域８６０ａに対応するＦＩＢ
走査領域である。これらの矢印で示すラスク・スキャン
経路において、実線部は均豊な所定のイオン・ドープ量
（照射量）を示す。

一方、破線部はドープ量が″０”であることを示す。′
このように所望の領域をビームで１回ぬりつぶす操作を
以後「ｌフレーム．１という。

次にこれらの図に基づいて，切削プロセスを説明する。

第８Ａ図に破１１８６０ｂで示すように、切削穴の底面
形状は、メモの台地部と周辺平地部との段差を充分大き
くとれるようにすれば、ステージ部でのＡｌ−４残タの
割合を小さくすることができる。そこで、第８Ｈ図に示
すような周辺スキャンと第８Ｇ図に示すような全体スキ
ャンをほぼｌ：５の割合で計１０〜２０フレーム繰り返
すと第８Ｃ図のような形状に高い確率で加工することが
できる。

次に第８Ｃ図に示すように下部大加工領域８５９に対応
したイオン・ビーム・ドープ８５９Ｘの全体にイオン・
ビームを均一に照射することによって、（先と同様にラ
スク・スキャンをくりかえす）第８Ｅ図ノヨうＫＡｌｌ
−：ＮＣｊる相互配線８１９を切断することができる。

（９）実施例・９ 以下では、先の例に示したＥＣＬロジックのＭ４層配線
を例にとシ、オン・チップ配線修正の基本的戦略につい
て説明する。

第９Ａ図はオン・チップ配線修正の基本戦略を！とめた
ものである。第９Ｂ図は、修正の基本パターンを例示し
たものである。同図において、太い実線は，ＭＯジャン
パ線等からなる修正配線を示す。例えば、出力反転Ｆｉ
ＦＰ−ｊなわち、クリップ・フロップの出力を反転する
ため，ＦＦ出力で相互配線を切断（ＦＩＢによる）シ、
その間を予備ゲートのインパータを介して２つのジャン
パ線で次段ゲートの入力に接続している。

これらの図表にもとづいて、基本戦略を説明する。

方針・１は、相互配線の切断については、できるかぎＤ
Ａｌ−４ｆｌＥ源の間隙部にて実行するというものであ
る。これは、広い電源Ａｌと下線のＡｌｌ線との再デポ
ジシ１ンによる短絡を防止するためである。方針・２は
、ＦＩＢの加工性の良さを考慮すると、ＡＩ−４に近く
短絡の可能性の高いＡｌ一３相互配線を切断するよりも
、より下層のＡｌ一２相互配線を切断する方が有利とす
るものである。方針・３は，ｈｌ−ａ相互配線を切断す
る場合は，Ａｌ−２やＡＩ！−４との短絡等を防止する
ために先の実施例のように２段加工する必要が高いこと
から、ＡＩ−３の下層（下地）が平坦なところ今選択す
る必要があるというものである。

方針・４は接続に関するもので、加工時間のほとんどを
占めるＡＩ−４電源切欠工程を省略するため、できるか
ぎＩＡＩ−４電源間隙部にて実行することを内容とする
。又、電源間隙部には予倫配線があることが多いので，
ジャンバ線を艮＜引き回す必要がないので更に有利であ
る。方針・５は、方針・４を遵守するかぎＤＡＩ−４電
源との短絡の心配はないので、ＭｏレーザｃｖＤ＜よる
穴埋特性のよいＡＩ−３相互配線との間でＭＯジャンパ
線又はスルホール埋込配線を形成するというものである
。

方針・６は接続をどうしてもＡｌ−４電源配線下で行な
う場合ＫＦｉ、切欠長をできるかぎり短くできる場所を
選択するというものである。これは、方針・４又は５が
実行不可能な場合の次善の策である。

方針・７はジャンパー線（　Ｍ　ｏのレーザＣＶＤ配線
）が２０，２／ｍｍと比較的高抵抗のため、できるかぎ
りジャンパー線を短くするか、２１；ｊ／ｒｒｍと抵抗
の低いＡＩ予備配線を活用するというものである。特に
ワイヤード・オアをとる修正パターンにおいては、ンー
スー予備終端抵抗間の抵抗を極力低〈しておく必要があ
る。

（１１　　実施例・１０ 第１０Ａ図は本発明の実施に使用するイオンビーム加工
装置の要部を示すブロック図であり、第１０Ｂ図はイオ
ンビーム加工が施される本発明の半導体装置の一例の平
面図、第１００図および第ｌＱＩ）図は半導体装置の一
部の断画図である。

水平面内において移動自在なＸ−Ｙテーブル１００１の
上には、フォトリングラフィを繰シ返すことによって所
定の物質からなる薄膜を堆積させることによって複数の
半導体装ｆｔｌｏ０２ａが形成された半導体ウエハ１０
０２（被加工物）が所定の姿勢で着脱自在に載置されて
いる。

この場合、半導体チッグ１　００２に形成された半導体
装置１００２ａには、その素子領域１００２ｂ（第２の
部位）とともに、試加工領域１００２Ｃ（第１の部位）
が形成されている。

１た，半導体装置１００２ａ（７）素子領域１００２ｂ
には、絶縁基板１００２ｄの上に第１層アルミ配，１１
１００２ｅ．層間絶縁膜１００２ｆ，第２層アルミ配線
１００２ｇ，層間絶４Ｉ＋１膜１００２ｈ，第３層アル
ミ配線１００２１　．層間絶縁膜１ｏｏ２ｊ．第４層ア
ルミ配練１００２ｋ．最終保護膜１００２ｌなどを積増
した多層配線構造を有する論理素子が形成されてお夕、
前記試加工餉域１００２Ｃは、深さ方向における物質の
堆積構造かよび該堆積構造の形成履歴などが素子領域１
　００２ｂと回一にされている。

ｘ−ｙテーブル１　０　０　１．は、サーボモータ１０
０ｌａを介して駆動されるとともに、レーザ干渉計１０
０１ｂによって変位が検出されるように構成されており
、Ｘ−Ｙテーブル制御部１００１Ｃによってクローズド
ループで精密に変位が制御可能にされている。

Ｘ−Ｙテーブルｌ００１の上方Ｋは、′イオン源１００
３が下向きに設けられてお！）、ｘ−ｙテーブルＩＯＯ
ＩＫ載置された半導体ウエハｌ００２に向けて、たとえ
ばガリウムＣＣｒｆａ）などのイオンからなるイオンビ
ーム１００４が放射サれるように構成されている。

イオン源１００３から半導体チップｌ００２に至るイオ
ンビームｌ００４の経路には、引き出し電極１００５ａ
．収束レンズ群１００５ｂ，静電偏向レンズｌｐｌｏ０
５ｃなどから麿るイオンピーム光学系１００５が配設さ
れておｂ１イオンビーム１　００４を構成するイオンの
加速・収束・，選択、さらには半導体ウエハ１００２に
対するイオンビーム１００４の入射位置の制御などが行
われる構造とされている。

さらに、イオンビーム１００４の経路には、イオンビー
ム電流ＩＢを検出するイオンビーム電流検出手段１０１
０６が設けられている。

普た、半導体チップ１００２が載置されるＸ−Ｙテーブ
ルｌ００１の近傍には、イオンビーム１００４が入射す
る際に半導体チップ！００２から発生される二次イオン
・二次電子などの荷電粒子１たは発光スペクトル１００
４ａを検出する検出手段１００７が配設されておシ、こ
の検出手段１００７は、゛前記のイオンビーム電流検出
手段１００６とともにドーズ量演算部１００８に接続さ
れている。

ドーズ童演算部１００８は、たとえば、検出手段１００
７を介して検出される半導体チップ１００２からの二次
イオン棟の変化や二次電子の童の変動、発光スペクトル
の変化などに基づいて、半導体チップ１００２に形成さ
れた半導体装置１００２ａの多層配線構造を′！：ＩＩ
或する各層の加工の所要時間を計測するとともに、各々
の所要時間によってイオンビーム電流ＩＢを積分するこ
とによシ、半導体装置１　００２ａの多層配線構造を＊
或する各層の単位面積の加工に要するドーズｆを算出し
、算出されたドーズ量は、ドーズ量格納部１００９Ｋ記
憶されるように構成されている。

・Ｘ−Ｙテーブル１００１，イオン源１００３，イオン
ビーム光学系１００５．イオンビーム電流検出手段１０
０６，検出手段１００７などは、真空容器１０１０の内
部に収容されている。

真空容器１０１０には、たとえば所定の真空ポンプなど
を多段に接続するなどして構威される排気手段！０１１
が接続されてお夕、内部が所盟の真空度に排気可能にさ
れている。

さらに、真空容器１　０　１　０Ｋは、ゲート弁１０１
２を介して、外部扉ｌ０１３を備えた予備排気室ｌ０１
４が接続されてかり、真空容器１０ｌＯの内部の真空度
を損々うことな（，Ｘ−Ｙテーブル１００１Ｋ載置され
る半導体チップｌ００２の搬入および搬出が可能にされ
ている。

１た、ｘ−Ｙテーブル制１１部１００１Ｃ，イ，ｄ−冫
ビーム光学系１００５．ドーズ量演算部１００８．排気
手段１０１１などは、制御計算機などからなる主制御部
１０１５によって統括して管理されるように構威されて
いる。

以下、本実施例の作用について説明する。

オす、ｘ−ｙテーブル１００１ｔ−適宜移動させること
Ｋ，ｔクで、半導体チップ１００２に形成された半導体
装置１００２ａの試加工領域１　００２Ｃが、イオン源
ｌ００３の直下に位置決めされる。

次に、イオンビーム１００４を照射することによ９、試
加工領域１００２Ｃを加工平面の面積Ａ０〔μｍ’）で
加工する作業が開始される。

この面積Ａ０は、所要の加工深さに対して充分大きく設
定され、加工部位の凹部のアスペクト比が小さくなるよ
うに、すなわち、加工部位から発生される荷電粒子筐た
は発光スペクトルｌ００４ａが検出手段１００７に充分
に検出されるように設定される。

この時、ドーズ量演算部１００８ｆｌ，検出手段１００
７を介して検出される荷電粒子１ｆｃは発光スペクトル
１００４ａの二次イオンの禎類が切り替わる時刻、筐た
は二次電子の強度、筐たＦ１発光スペクトルが変化する
時刻などによって，最終保護膜１００２ｌ，第４層アル
ミ配線層１００２ｋ，層間絶縁膜ｘｏｏｚｊ・・・・・
・・・・の各々の加工に要した時間Ｊ（ｉ＝１．２，３
・・・・・・・・・）〔Ｓ〕を計測するとともに、イオ
ンビーム電流検出手段１００６を介してイオンビーム電
流ｌＢ・（　ｆｌＡ）を計測するＯ ここで、各層を構成する物質のスパッタ率をｋ　ｉ（　
μｍ”８−１　ｎＡ−ｔ　）とすると、加工時間ｔ１Ｋ
かける加工深さ２門（μｍ）は、 ｈ で与えられる。

従って、各層の単位面積の加工に要するドーズ量Ｄ，　
ｔａ、 Ｄ　ｉ　＝　Ｚ　ｉ−／　Ｋ　ｉ ｔｉ ＝ｔ／Ａｏ−”　　／　　　Ｉａｄｔ ０ （ｎＡ＠ｓ−μｍ−リ によシ把握される。

すなわち、ドーズ量演算部１　０　０　８ｔｊ：．各層
の加工Ｋ要した加工時間ｔｉと加工中のイオンビーム電
流ＩＢとに基づいて、各層の単位面積当たシ０７ＦＤｌ
Ｋｔ’ｆ　；ｂ　｝’−スｆｉＤ　ｉ　＝Ｚ　ｉ／Ｋ　
ｉ　’｛ｒ計算し、ドーズ量格納部１００９Ｋ格納する
。（！１の段階） 次に、主制御＠１　０　１　５は、ドーズ量格納部３０
９Ｋ格納された個々の層の単位面積当たりの加工に要す
るドーズ量ＩＪｉを読み出し、素子領域１００２ｂの加
工における目標ドーズｆｔ　ＤＴＯＴを計算する。

い！、素子領域１００２ｂ［％最上層の最終保Ｍ膜ｌ０
０２ｌから第２層アルミ配線１００２ｇ！で６層ｔ−貫
通する面積ＡｔＣμＭ〕の穴を穿設し、第２層アルミ配
線１００２ｇを切断する加工の場合を考えると、必要と
なる単位面積当たりのドーズ量Ｄは、 Ｄ＝Ｄｒ　＋　・’　Ｄｏ　＋　Ｄａ　’　Ｃｓ＝Ｚｔ
／Ｋ＋＋−　　＋Ｚａ／Ｋａ＋（Ｚｔ／Ｋｔ）Ｃ＋〔ｎ
Ａ−Ｓ・μｍ−１） となる。

ただし、ＣＩは、最終加工層にかける加工深さのばらつ
きを考慮して決定される過剰加工係数で、この場合、た
とえば０．２程度に設定される。

１た、ｚ，／Ｋ１＋・・＋ｚ６／Ｋ６は所定量加工分で
あり、（Ｚｙ／Ｋｔ　）Ｃｔは過剰加工分を示している
。

そして、素子領域１００２ｂに穿設すべき加工大全体の
加工に要する目標ドーズ量Ｉ）’ｒｏ’ｒは、ＤＴｏＴ
＝Ｄ−Ａｓ　・　（　１／ｆ　（　ａ　））（ｎＡ−ｓ
） として得られる。

ココテ、ｆ（ａ）は、素子領域１００２ｂ＆ｌＣ穿設さ
れる加工穴のアスペクト比ａに応じて変化する加工効率
を示す係数でありｓ　　ｆ（ａ＞≦１である。

すなわち、アスペクト比ａが大きい程、加工効率は低下
しｆ（ａ）が減少するので、ｌ）ｔｏＴｔ′ｉ増加する
。

上記のｎ’ｒｏ’ｒの計算と同時に，ｘ−ｙテーブル１
を適宜駆動することによって、目的の素子領域１００２
ｂがイオン源１００３の直下に位置決めされる。

そ（７て、加工部位の７スベクト比などに影響さ？るこ
となく容易に計測可能なイオンビームｔ流ＩＢおよび加
工時間をＭ測しながら、加工面積人，の領城の加工が開
始され、イオンビーム電流ＩＢを加工時間で積分して得
られるドーズ量が、目標ドーズ量１）ｙ■ＴＫ：ｉ！す
る１で加工を継続し、加工終了時Ｋは、素子領域１００
２ｂに面積Ａ，で過不足のない深さの大が穿設され、第
２層アルミ配線ｉｏｏｚｇが確実に切断された状態とな
シ、たとえば、第２層アルミ配＠！１００２ｇの切断に
よる半導体装置１００２ａの論理修正・設計不良対策・
不良解析などが、より下側の絶縁層などを損傷すること
なく正確に行われる。（第２の段ｗＩ）このように，本
実施例によれば、以下の効果を得ることができる。

（１３　　半導体チップ１００２Ｋ形成された半導体装
置１００２ａに，素子領域１００２ｂとともに賦加工領
域１００２Ｃが設けられ、試加工領域１００２Ｃ［おい
て、深さに比較して充分大きな加工面積で、加工部位か
ら発生される荷電粒子１たけ発光スペクトル１００４ａ
を充分に検出しながら、多層配線構造などを構成する各
層の単位面積当たシの加工に要するドーズＪＩ　Ｄ　ｉ
を測定し、とのドーズ量Ｄｉに基づいて目標ドーズ量Ｉ
）’ｒｏ’ｒを把握する第ｌの段階と、加工部位のアス
ペクト比々どに関わらず容易に観測可能なイオンビーム
電流ＩＢと加工時間とに基づいてドーズ量を計測しなが
ら、目的の素子形成領域１００２ｂにイオンビーム１０
０４を照射し、加工中のドーズ量が目標ドーズ量Ｉ）’
ｒｏ’ｒに達する璽で加工を継続する第２の段階とを経
て加工が行われるため、素子形成領域１００２ｂにイオ
ンビーム１００４の照射によって穿設される高アスペク
ト比の穴の深さを精密に制御することができる。

（２）前記（０の結果、高密度の論理素子などの半導体
装置１００２ａにおいて、イオンピーム加工による配線
層の切断・露出などによって行われる論理修正・設計不
良対策・不良解析などを正確に行うことができる。

（３）深さ方向の各層の厚さ２「および当該各層を構成
する物質に対するイオンピーム１００４のスバッタ率ｋ
ｉが未知の半導体装置１００２８に対しても．７１Ｉ１
工深さを精密に制御したイオンビーム加工を実施するこ
とができる。

（４）前記（１）〜（３）の結果、高密度の論理素子な
どにおいて、イオンビーム加工による論理修正・設計不
良対策・不良解析などの作業の生産性を向上させること
ができる。

更に精密に加工深さを制御するには、先の試し掘りのデ
ータにもとづいて、若干多いドーズ量を設定しておき、
検出器によ，！）Ａｌｌ及びＳｉの２次イオンをモニタ
することによう終点を自動検出し、それにより自動加工
するとよい。このようにすることによって、実際の加工
中にモニタできるので、ＡＩ＋Ｓ　ｉＯ，Ｈのぱらつき
があっても、正確に穴加工をすることができる。又、加
工穴のサイズや地形学的構造によって影響を受けること
がない。

卸　実施例・ｌ１ 第１１Ａ図は本発明の実施例であるイオンビーム加工方
法を説明するためのウェハの拡大部分断面図，第１１Ｂ
図はそのイオンビーム加工方法に使用する加工装ｆ！Ｉ
ｔ−示す概略構成図、第１１Ｃ図は前記加工装置の試料
台を拡大して示す概略斜視図である。筐た、第１１Ｄ図
（ａ）は加工用基準マークの表面におけるイオンビーム
の走査状態を示す概略説明図、第１１Ｄ図（ｂ）はその
際の二次電子の検出強度を示す説明図である。さらに、
第１１Ｅ図（ａ）〜（ｄ）には加工用基準マークの平面
パターンの変形例を示し，第１１Ｆ図（ａ）〜（ｂ）に
は加工用基準マークの断面形状の変形例を示してある。

加えて、第１１Ｇ図（ａ）は加工用基準マークの他の例
を示す拡大部分断面図であＤ１第１ｌＧ図（ｂ）はその
概略平面図である。

本実施例のイオンビーム加工方法に使用される加工装置
は、第１１Ｂ図に示すように１１０１〜１１３２１Ｃよ
って構成されている。

すなわち、第１１Ｂ図において、装置本体の上部に設け
られた１１０１はイオン源エミクタであり、このイオン
源エミッタ１ｌ０１の内部には図示されないが溶融液体
金属等のイオン源が収容されている。前記イオン源エミ
クタ１１０１の下方には引き出し電［１１０２が設けら
れており、真，空中にイオンを放出させる構造となって
いる。当該引き出し電極１１０２のさらに下方には静電
レンズとして機能する第１レンズ電極１１０８Ｔｈよび
アパーチャマスクとして機能する第１アバーチャ電極１
１０３が位置されている。前記第１アバーチャ電極ｌ１
０３の下方には、第２レンズ電極１１０４，第２アパー
チャ電極１１０９、ビーム照射のＯＮ　，ＯＦＦを制御
するプランキング電極１１０５、さらに第３アパーチャ
電極１１０６および偏向電極１１０７が設けられている
。

このような各電極の構成によって，イオン源エミッタ１
１０１から放出されたイオンビームＢＦｉ、集束ビーム
として形成され、前記プランキング電極１１０５および
偏向電極１１０７によって制御されて被加工物であるチ
ッグ１１ｌ２上に照射される構造となっている。

前記チップ１１１２は試料ステージ１ｌ１５上の資料保
持器１ｌ１３上に載置され、当該試料ステージ１ｌ１ｓ
Ｆｉｓ傍Ｈに設けられたレーザーミラー１１１４を介し
てレーザ千渉測長器１１ｌ６によって位置認識を行いつ
つステージ駆動モータ１　１　１　７Ｋよってその位置
合わせを行うようＫ’＆っている。

ｆｋ＞、前記半導体チップ１１１２の上方には二次イオ
ン・二次電子検出器１１１ｌが配置されて訃り、被加工
物１ｌ１２からの二次イオンおよび二次電子の発生を検
出する構造となっている。

！た、前記二次イオン・二次電子検出器１１１１の上方
に位置される１　１　１　（Ｒｊ：電子シャワーであＤ
，チップ１１１２上にシける電荷の帯電を防止する構造
となっている。

以上に説明した処理系内部は、図中の１１１８で示され
る真空ポンプによって真空状態を維持される構造となっ
ている。！た、前記各処理系は、外部に設けられた各制
御部１１１９〜１１２３Ｋよって作動を制御されてお夕
、各制御部１１１９〜１ｌ２３はさらに各インターフェ
イス部１１２４〜１１２８を介して制御コンピュータ１
１２９Ｋよって制御される構造となっている。なか制御
コンピュータ１１２９はターミナル１１３０％磁気ディ
スク１１３１およびＭＴデッキ１ｌ３２・等によ９人出
力およびデータの記録が行われるようになっている。

前記加工装置においては、たとえば磁気ディスク１１３
１に記憶されている位置データに基づいて、試料ステー
ジ１１ｌ５が制御部１１２２によって制御される駆動モ
ータ１１１７によｐＸＹ方向に所定の距離だけ移動でき
るように構成されている。その際の実際の移動距離と位
置データとの微小ずれは、第１１Ｃ図に示すようにレー
ザー干渉測長器１ｌ１６から発射されたレーザー光Ａが
、各レーザーミラー１１１４を経て前記試料台１１１５
のＸ方向の壁面かよびＹ方向の壁面とで反射され、再び
レーザー干渉副長器１　１　１　６Ｋ入射されて互いに
干渉することを利用して求められ、その位置ずれの情報
は適宜前記偏向電極１１ｏ７を制御するための偏向制御
部１１２０に入力され、イオンビームＢの照射位置の微
小補正ができるように構成されている。

第１１Ａ図には、試料であるチップ１　１　１　２ノ一
部が拡大して示してある。前記チップ１１１２は、その
本体がシリコン（８ｉ）単結晶等からなる半導体基板１
１１２ａからなり、該半導体基板ｌ１１２８にＦ１３層
からなる多層配線が形成されている。

すなわち、最下層には第ｌ配＠１．１３３とその上に被
着形成された第１絶縁層１１３４とからなる第１配線層
１１３５、その上層には第２配線１１３３ａとこの上に
被着形成された第２絶縁層１ｌ３４ａとからなる第２配
線層１１３５ａ，さらＶｃ＠上層ＶＣは第３配線１１３
３ｂとその上に被着形成された第３絶縁層１１３４ｂと
からなる第３配線層１１３５ｂがそれぞれ積層されてい
る。

前記多層配線層においては、第１，第２および第３の各
配線層１１３５．１１３５ａ，１１３５ｂ　ｌｃａ、そ
れぞれの層を加工するために使用する加工用基準マーク
１１３６，１１３７かよびｌ１３８が設けられている。

加工用基準マーク１１３６はこれらに限るものではない
が，その平面形状を、たとえば第１１Ｂ図（ａ）〜（ｄ
）に示す形状にするととができ、″１たその断面形状も
、第１１Ａ図に示すものと同構造の突出形状（第１１Ｆ
図（ａ））とすることも、あるいは第１１Ｆ図（ｂ）に
示すような溝形状とすることも可能である。筐たこのと
きの加工用基準マーク１．１　３　６の形成材料もアル
ミニウム（Ａｌ）等の種々のものを使用できるが、均一
な層厚で形成できるものが望！しい。筐た該加工用基準
マーク１１３６等は、各層の配腺を形成する際に同時に
形成されるものである。

第１１Ａ（ｉｉｉ！ＩＫおいて、前記加工用基準マーク
１１３６の上方には、さらに第１絶縁層１１３４、第２
配＠１１３３ｍ，第２絶縁層１１３４ａ，第３配線１１
３３ｂが順次積層形成されてかク、最上層の第３配線１
１３３ｂは、外部に露出された状態となっている。前記
各層は均一かつ高Ｎ度の層厚を有しておク、シたがって
このような加工用基準マーク１１３６の直上に位置する
第３配線１１３３ｂの表面には、下層の加工用基準マー
ク１１３６の形状がその筐！正確に反映されておク、該
加工用基準マーク１１３６の上端左右のエッジが最上面
に位置する第３配線１１３３ｂＫｔ？いてエッジ部Ｅ，
およびＥ！として反映されている。

このエッジ部Ｅ１およびｇ，ｑ，加工用基準マーク１１
３６のエッジと比較して平面方向に一定の広がりを有し
ているが、当該広がりは積層数に比例しておυ、加工用
基準マーク１１３６の両エッジ間の中心は、たとえ中間
の各層において多少の平面的位置ずれがあったとしても
、前記エッジ部Ｅ１とＥ，との中心に正確に一致してい
る。したがって、館記エッジ部Ｅ，およびＥ，の位置を
特定できれば、必然的に最下層に位置する加工用基準マ
ーク１１３６の中心をも正確に特定できることになる。

このような位置の特定技術をさらに詳しく説明すると以
下の通シである。

すなわち、以下においては、前記加工用基準マーク１１
３６を基準に位置決めをして、第１配線層１１３５の第
１配線１１３３にイオンビームを照射してその切断加工
を行う場合について説明する。

先ず、ウエハｌ１１２を加工装置の試料ステージ１１１
５の所定位置ＫＩｌａ置した後、真空ポンプ１　１　１
　８ｔ−作動させて装置内部を所定の真空状態にする。

次いで、磁気ディスクｌ１３１に記憶されている位置デ
ータに基づいてステージＩＩＡ！ｔｈモータ１１１７を
作動させて試料ステージｌ１１５を、イオンビームが第
１配線層の加工用基準マーク１１３６の上方にくる位置
１で移動させる。そして、第１１Ｄ図（ａ）で略示する
ように加工用基準マーク１１３６の反映された最上層の
第３配線１１３３ｂの表面にかいて、エッジ部Ｅ，　ｋ
よびＥ，を越える範囲にわたってイオンビームＢを走査
し、その時に発生する二次電子Ｃを検出し，その二次電
子Ｃの検出量の変化から前記下層に位置する加工用基準
マーク１１３６の位ｔＩｔｔ−把握する。このときの二
次電子Ｃの検出状態を示したのが第ｌｌＤ図（ｃ）であ
Ｄ１二次電子量は第３配線１１３３ｂのエッジ部分Ｅ１
およびＥ！の部位で増加しピーク値となる。この二次電
子の検出強度のピーク位置から、加工用基準マークｌ１
３６のエッジ部の位置座標、強いては該加工用基準マー
ク１１３６の中心の位置座標を算出することができる。

このとき、本実施例によれば加工用基準マーク１１３６
は、直接チッグ１１１２の表面Ｋ露出されていないもの
の、その形状は層数に比例して正確に最上層の第３配線
１１３３ｂの段差、すなわちエッジ部に反映されている
ため、本来最下層に位置する加工用基準マーク１１３６
の中心部位をＮ度良く算出することが可能となる。

このようにして、最下層の加工用基準マーク１１３６の
中心位置を特定できることによって、当該最下層に形成
されている配線状態の位置関係を正確に算出することが
可能となる。

次に、前記のようにして得られた位置情報に基づいて、
予め磁気ディスク１１３１等に記憶されている加工位置
の位置座標を制御部ｌ１２２に入力し、ステージ駆動モ
ータｌ１１７を作動させて、当該最下層の第ｌ配＠１１
３３の切断加工を行うことができる。第１１Ａ図におい
ては、加工用基準マーク１１３６から距ＩＩａｌｌだけ
離れた部位の切？加工を行・う場今について図示してい
る。すなわち、このように最下層に位置する配線１１３
３の切断加工を行う際に、同じく最下層に位置する加工
用基準マーク１１３６が正確に反映された最上層の第３
配線１１３３ｂのエッジ部Ｅ，ｋよびＥ！を基準に位置
合わせを行うことができ■るため、極めて精度の高い位
置Ｍ識が可能となク、配Ｉｓ１１３３の誤切断等を有効
に防止できる。

なか、このときのイオンビームＢの加工技術について簡
単Ｋ説明すると、予め磁気ディスク等に記憶されている
情報に基づいて，イオンビームＢの照射量，照射時間，
加速電圧筐たは偏向電極１１０７Ｋ印加する電圧等を調
整しながら、一定時間、所定の走査幅でイオンビームＢ
を照射することにより、所望の深さかよび幅で前記配線
層のエッチング加工を行うものである。

なか、以上の説明では最下層に位置される加工用基準マ
ーク１１３６の形状が反映された最上層の配＃１１３３
ｂのエッジ部ＥＩおよびＥ！を認識することで位置決め
を行う場合について説明したが、これに限らず前記加工
用基準マーク１１３６の上層を所定範囲内でエッチング
除去して、当該加工用基準マーク１１３６を直接外部に
露出させた状態と１７、これを基準に最下層の配線１１
３３の切断加工を行うようにしてもよい。

なか、加工用基準マーク１１３６としては第１１Ａ図に
示すような単一のものでなく、第ｌｌＧ図に示すような
構造のものであってもよい。すなわち、第１配線１１３
３と同深部位に二つの加工用基準マーク１１３６および
１１３９が併設されてなる第１パターンが形成され、該
第１パターンの上には、第１絶縁膜ｌ１３４を介在させ
ることなく第２パターン１１４０が、さらに該第２パタ
ーン１１４０の上には第３パターンｌ１４１が直接被着
形成されている。前記第１パターン，第２パターン１１
４０および第３パターン１１４１は、それぞれの層と同
深部位の各配線（図示せず）と同工程で形成することが
でき、その際加工用基準マーク１１３６．１１３９の上
方に位置する第１，第２訃よび第３の各絶縁層１１３４
，１１３４ａ，１１３４ｂぱエッチング除去されるため
、第３パターン１１４ｌぱ露出された状態となっている
。

このように各層間に絶縁層を介在させない構造とするこ
とにより、さらに高精度に最下層の加工用基準マーク１
１３６および１１３９ｔ−最上層の形状に反映させるこ
とができる。

前記並列の加工用基準マーク１１３６．１１３９を使用
する場合Ｋは、第１１Ｇ図中左に位Ｉｆする加工用基準
マーク１１３６の右側のエッジが第３パターン１１４】
のエッジ部Ｅ，に、１た右に位置する加工用基準マーク
１１３９の左側のエッジが第３パターン１１４】のエッ
ジ部Ｅ，にそれぞれ正確に反映している。し，たがって
、前記エッジ部Ｅ，ふ・よびＥ！の中心位ｉｔは、正確
に加工用基準マーク１１３６およびｌ１３９の中心位置
に対応している。そこで、第３パターンｌ１４１の表面
にイオンビームを走査すると、第１１Ａ図で説明した場
合と回様にエッジ部ＥｌおよびＥｔで二次電子の検出強
度が大きく変化することから、該エッジ部Ｅｌ　ｂよび
Ｅ，の位置座標が正確に求めることができる。その結果
、前記エクジ部ＥｌおよびＥ，の位置座標から加工用基
準マークｌ１３６と１１３９との中心位置を正確に特定
することができ、核中心位置を基準に被加工部の位置決
めを行うことができるため、蚊被着加工部の位置の特定
を極めて正確に達或することが可能となシ、前記第１１
Ａ図の場合と同様に被加工部の加工を高精度で行うこと
ができる。

このように、本実施例によれば以下の効果を得ることが
できる。

（１》　　イオンビーム加工において、被加工部である
第１配線と同一層Ｋ該被加工部の位置決めを目的とする
加工用基準マーク１１３６を設け、この加工用基準マー
ク１１３６の形状が正確に反映された最上層の配１１１
１３３ｂの形状を基準に位置決めを行うことによシ、各
層間に水平方向の位置ずれを生じている場合であっても
前記被加工部の位置決めを極めて高精度で行うことがで
きるので，正確な位置に、かつ高精度でビーム加工を施
すことが可能となる。

（２）　　前記（１）で示した加工用基準マークｌ１３
６のエ，ジが反映したエッジ部Ｅ１およびＥ，が形成さ
れている第３配Ｍ１１３３Ｍ）表面にイオンビームを走
査し、その際に発生する二次電子の検出強度の変化から
前記エッジ部Ｅ，およびＥ，の位置座標を特定すること
により、前記加工用基準マーク１１３６の中心位置の座
標を高精度で特定できるので、イオンビームを用いた切
断加工の梢度を更に向上することができる。

（３）ニつの加工用基準マーク１１３６．１１３９を併
設し、該マーク１１３６，１１３７の上層に層間絶縁層
を形成することなく第２パターンおよび第３パターンを
積層形成することにより、前記二つのマークの対向する
位置のエッジが最上層の第３パターンのエッジ部Ｅ，お
よびＥ１としてさらに正確に反映させることができるた
め、当咳エッジ部Ｅ，およびＥ，の位置座標より前記加
工用基準マーク１１３６と１１３９との中心位置を正確
に特定することが可能となＤ１被加工部の加工精度をさ
らに高めることができる。

０　実施例・ｌ２ 本発明のオン・チップ修正システム・デバグの全体構成
のうち、データの処理を中心に説明する。

第１２Ａ図は、全体システムのハード構成を示すブロッ
ク図、第１２Ｂ図は本システム全体のプロセス・フロー
の概略ブロック図、第１２Ｃ図はデータ・フローの詳細
を示したブロック図である。

第１２Ａ図において，１２０１はストック・チップ，１
２８３ＦｉＦＩＢ配線修正装置又はそれによる加工工程
，１２８４＃：ｔレーザ選択ＣＶＤ装置又はそれにより
ＭＯ配ｍ（ジャンパ線）形成工程、１２８５は共焦点メ
モリ付レーザ顕微鏡、１２９１はこれらの各装置をホス
ト・コンビ島−夕等と接続するＥｔｈ６ｒｎｅｔ（登録
商標）等のデータ通信回線，１２９２はオン・チップ修
正システムを統轄するホスト・コンビエータ（ミニ・コ
ンビ．ータ）である。１２６１は設計変更データを受信
して、チップ内の他のレイアウト情報とマッチングがと
れるように変換する大型計算器、１２５１はシステム・
デバグ用情報処理装置を示す。これらのシステム・デバ
グ装置と先の修正システムは上記通信回線又はその他の
通信回＃！（電話回線等）で接続されている。

第１２Ｂ図において、１２６１ｔｌ；ｉチップの下地パ
ターン・データとシステム・デバグの結果作威された修
正データとの融合・転送プロセス，　１２８２は転送さ
れたデータにもとづいて、修正システムのホストコンビ
．一タｌ２９２が試掘等のデータを参照して具体的処Ｆ
ｌｉを決定する加工ファイル作或プロセス、１　２　８
　３　ａＦｉＦ　Ｉ　ＢＨｆｌＨｃオイテ、上記ホスト
コンビ，一夕からの指示に基づいて当該装置の制御コン
ピュータがＦＩＢ加工を実行する接続穴あけ工程，１２
８６はＦＩＢ装置から５Ｘ　Ｉ　Ｑ−６　’ｌ’ｏｒｒ
以上の真空度を保持した″１筐、ロード・ロック方式で
被処理チップをレーザーＣ■Ｄ　ｉ！　Ｉｔに移送する
コンテナ搬送工程、１２８４ａＦｉＭＯジャンパ線等の
選択形成のためのレーザＣＶＤ工程（　２　０　０ｍＷ
ノＡ　ｒ　ｖ−ザ）、１２８３ｂはジャンパ線又はＭＯ
穴埋によるｌ對望の接続が完了したチップに対して所望
の相互配線の切断又は切欠溝を形成する切断・切欠Ｆ・
ＩＢ工程、１２８５８はホストコンビ．一夕１２９２か
らの指示に基づき当該装置の制御コンピュータが所定の
加工済座標を゛自動検査する顕微鏡検査工程、１２１（
１ウエハ用グローバによるチップ・プローブ・テスト工
程である。

第１２Ｃ図において１２５１１１電子装置のシステム・
デバク及び論理・設計修正システム及び同プロセス、１
２５２Ｆｉ同設計変更工程，１２５３はデバグの結果に
基づいて修正すべきチップの座標データ等からなる修正
データを作成・入力する修正データ作成装置及び同プロ
セスである。１２６ｌは先の修正データを変換してチッ
プの他のデータと融合させるためのチップ修正データ作
或用大型コンビ，一タ・システム又はそのプロセス、１
２６２は同変換工程，１２６３は地下Ａｌ配線等の直接
的修正部分以外のチップ・レイアウト・データ、１２６
４はこれらのデータよりチップ修正データを作或する工
程である。

１　２　７　１Ｆｉチップ修正データを画像化して修正
部分を確認するための画像化装置又は同プロセス、１２
７２はチップ修正データをグラフィック・データに変換
する工程、１２７３は各柚のセル・ライブラリ，１２７
４はグラフィック・データを作或・制御するためのグラ
フィック装置，１２７５は表示のためのＣＲＴ，１２７
６は再び元の゛チップ修正データのフォーマットに変換
するための逆変換工程である。

１２８１はチップ修正システム又はそのプロセス、１２
８２は同システムを統轄するホスト・コンピ為−タ、１
２８３はＦＩＢ切削装置、１２８４はレーザＣＶＤ装置
，１２８５は検査用顕微鏡装置である。これらの各装置
は、それぞれ制御用コンビ，一夕を持ち、それらとホス
トコンピュータの間で上記通信回路を通して、作業指示
・加工結果データ等のやりとクを行なっている。

次に第１２Ｃ図にもとづいてデータの流れを中心Ｋ％本
システム全体の説明を行なう。

システム・デバグの結果によシ、設計変更が決定すると
、実施例・９の戦略に従ってデジタル化された配線切断
座標、切断層、接続座標，接続層，接続配線パスの座標
等のデータが修正データ１２５３として入力される。こ
の修正データはオンラインでチップ設計及び製造データ
を統轄するチップ設計・製造データ管理用コンビ，一タ
・システム１２６１内に転送され、同フォーマットに変
換されタ後、間システム内にストアされている処理対象
チップの下地ＡＩ配線パターン等の加工に必要なその他
のチップ・レイアウト・データが追加されチップ修正デ
ータｌ２６４となる。すなわち、システム開発用データ
は、基本的に論理図に対応する論理設計データであるた
め、具体的なチップ修正データを作或するためには、実
際のマスク・パターンに対応するチップ設計・製造デー
タに変換する必要があるからである。

チップ修正データ１２６４Ｖｉ、グラフィック装置１２
７ｌに転送され、画像としてＣＲＴ１２７５に表示され
る。このとき、修正計画に問題なければ、そのｔｔチッ
プ修正システム１２８１に転送（逆変換後）される。一
方、修正計画に改善・変更・追加等があるときは、グラ
フィック装置上で基本加工パターン，予備セル，予備配
線等に関するデータをセル・ライブラリ１２７３等から
読み出すことによって、修正計画の修正・変更を行なっ
た後、修正システム１２８１にデータを転送する。

ここで、システム開発管理用情報処理システム１２５３
で修正データを入力するかわりに、グラフィック端末１
２７４Ｋおいて直接画像確認の上、画像レベルで修正デ
ータを入力してもよい。

グラフィック装［１２７１から転送されたチッ７修正デ
ータは、ホスト・コンピュータ１２８２に読み込管れ、
他の加工データと融合され、それらから加工データが作
或される。す々わち、チップ修正データ内の品種データ
によシ、ホスト・コンピュータ１　２　８　２Ｉｆｉ，
あらかじめ試し掘り、層問合せずれ測定（レーザ顕微鏡
１２８５）等の予備作業を各加工装置又は検査装ｔＶＣ
指示し、その結果を逆転送させる。次に、ホスト・コン
ピュータは、チップ修正データとこれらの予備データそ
の他の加工基準データをもとに、実際の加エデータを作
成し、その加工データに基づいて、各加工装置に加工及
び検査の指示をオン・ライン転送するＯ このような、チップ修正システムはその加工精度及び位
置決め精度（±０．５μｍ）ｔ−確保するために次のよ
うな環境におく必要がある。すなわち、温度２３±１．
０℃、震動０．　１μｍ以下、塵埃度クラス１００以下
である。

α３　実施例・１３ 本実施例では本発明のオン・チップ配線修正システムの
応用について説明する。本システム及び方法は、他の実
施例に具体的に示すように、バイポーラ・カスタム論理
Ｌ８Ｉの他ＣＭＯＳ論理Ｌ８ＩＯ論理修正、更Ｋバイポ
ーラ，ＭＯ８，ＧａＡｓメモリＬＳＩ等のパターン修正
，不良解析に応用可能である。筐た、マスク・プリント
基板，多層セ−ラミック基板等のパターン修正にも適用
できる。

ここでは、ゲートアレー・マスタースライスエＣＫ適用
した例を示す。

ゲートアレーは、多数の基本ゲート及びメモリｆＡｌ配
線の変更によク自由に機能を設定できるようにした半導
体集積回路の一檀である。これらのゲート・アレーは顧
客が作或する論理仕様の段階で完全であることが望１し
いが、ゲート数がある一定以上に々ると、論理レベルで
のデバグを１００多実行することは必ずしも効率的とは
いえないばかりか、不可能な場合もある。このような場
合に，ＦＩＢ配線修正を活用して、システム開発のスピ
ードアップを図るのが、以下のゲートアレー開発・量産
（製造）システム又は方法である。

第１３図は、同システム又は方法の全体冫ロ一図である
。同図において、１３０１ＫＭＮで示すのＩｆ−１１Ａ
客側のプロセス・フロー　１３０２の破線はチップ・メ
ーカ側のプロセス・フロー，１３０３は顧客によるＩＣ
の試作仕様の決定、１３０４Ｆｉゲート・アレ一のター
ン・アラウンド・タイム短縮のためＫＡｌ工程前でスト
ツクしているマスタースライス・ウエハ、１３０５Ｆｉ
上記試作仕様に従って行なわれる他の実施例に説明した
Ａｄ多層プロセス，１３０６Ｆｉウエハ状態でプローバ
によう電気的テストを行なうウエハ・プローブ工程、１
３０７は良品のあるウエハを．チップにダイシングによ
り分割し、テストできる程度に組立てる１次チップ分割
・組立工程、１３０８はそのチップにもとづいて行う顧
客によるシステム・デバッグ工程、１３０９はデパ−ク
に基づ゛く顧客による仕様変更工程、１３１０け顧客に
よる論理図レベルでの修正データ作或及びオン・ライン
転送工程、１３１２は他の実施例で説明した修正データ
゛のグラフィック端末による入力工程、１３１１ｔｉ先
の１次チップと同一種類の完成チップをストックしてお
く工程、ｌ３１３はストック・チップに加エデータにも
とづいて他の例で説明した如（ＦＩＢ配線修正を施す工
程，１３１４は他の例で示したようなチップ状態でのプ
ローブ・テストを行なう工程、１３１５は組立工程、１
３１６は顧客による再デバグ工程、１３１７Ｆｉ再デバ
グで最終仕様が決定したＩＣに対応する量ＭＡＩ工程で
、ストック・ウエハよりＡＩ工程を実行してゲートアレ
ーを完成する量産ＡＩ工程である。

このように、本方法においては、顧客のデバグ結果が、
チ，プメーカにオンライン転送されてから修正チップが
完成（テスト用）する管で、１日〜３日の非常に短いの
で、高果積ゲートアレ一の開発時間を大鴨に低減するこ
とができる。

次に、全体プロセス・フローを説明する。ストック・ウ
エハ１３０４Ｈ，他の実施例の予備ケート、予備ＦＦＫ
対応する領域を有するものを用いて１次チップｌ３０７
を作或する。このときのＡＩ工程ｌ３０５は他の実施例
に示した予備配線，アンテナ配線等を有する４層ＡＩプ
ロセスである。このようｆｋ１次チップをストックして
おくので、論理変更に対応して迅速にＦＩＢによる配線
修正を実行することができる。再デバグの後の竜産プロ
セスにおけるＡＩ工程１　３　１　７ｔｉ先の１　３０
５と同じものでもよいが、生産ｆカエ多い場合は、マス
クの修正又は作りなおしを行なってもよい。

＋１４）　　！Ｉ！施例を補足するための文献ＦＩＢＫ
よるチップ加工技術については、高橋ら（Ｔａｋａｈａ
ｓｈｉ）の米国特許出願第０７／１３４４６０号（１９
８７年ｌ２月１７日出願）及び日本特許出願昭６３−１
７２７２２号（１９８８年７月１３日出ｊ［）Ｋ詳しく
説明されているので、それらをもって本願の記載にかえ
る● 本実施例では省略したチップ放熱構造（実装状態での放
熱構造）Ｋついては、川鍋ら（　［ａｗａｎａｂｅ　）
の米国特許出願第２８５５８１号（１９８８年１２月６
日出願）に説明されているので、それをもつて本願の記
誠にかえる。

ＣＣＢ（ｃｏｎｔｒｏｌｌｅｄ−Ｃｏｌｌａｐｉｅ　５
ｏ１ｄｅｒＢｕｍｐｓ）及びパッケージの詳細について
は、佐原ら（５ａｈａｒａ）の米国特許出願第０７７１
７４３７１号（１９８８年３月２８日出願）に記載され
ているので、それをもうて本願の記述の一部となす。

【図面の簡単な説明】

第ＩＡ図は本発明の検査治具の一例を示す斜視図， 第ＩＢ図は本発明の検．査方法が実施されるウェハプロ
ーバの一例を示す断面図、 第ＩＣ図はその平面図、 第ＩＤ図はその平面図、 第ＩＥ図は本発明の一実施例である半導体集積回路装置
の製造方法の一例を示す流れ図、第ＩＦ図はその一ｍ’
ｉｔさらに詳細に示す説明図である● 第２図は、本発明の設計・製造システムの全体Ｓ或を示
すフロー図である。 第３Ａ図は本発明の実施例・３ＫよるバイボーラＬ８１
の要部を示す断面図１ 第３Ｂ図は第３Ａ図に示すパイボーラＬＳＩを封止した
ピングリットアレイ型パッケージを示す断面図、 第３０−第３Ｇ図は、第３Ａ図に示すバイボーラＬ８Ｉ
の製造方法を工程順にａ＃４するための断面図である。 第４ＡｒＩＡｔｆ本発明の実施例・４のロジック・チッ
プの第２〜第４層Ａｎ配線の平面レイアウト図、第４Ｂ
図は同実施例の各種合せパターン又は配線修正システム
・ツールのレイアウト図、第４ＣＷｍ同実施例の予備ゲ
ート・セルのアンテナ配線の平面レイアウト図、 第４Ｄ図は予備ゲートセルの予備デバイスを示す回路図
、 第４Ｅ〜４Ｈ図ぱ各檀の修正パターンを示す回路図、 第４１図（ａ）〜（ｄ）はＦＩＢ及びレーザーＣＶＤに
よる修正のプロセス・フローを示すＷｒ［図、第４Ｊ〜
４Ｐ図は局部修正の各種の技法に対応する配線修正部分
の平面図及び断面図である。 第４Ｑ図は、本発明の実施例・４の変形例の予備ゲート
（Ｆ．Ｆ．）セルのチップ上面レイアウト図、 第４Ｒ図は、上記予備ゲート・セルの配線レイアウト図
、 第４Ｓ図は上記予備ゲート・セル内の素子構成を示す模
式回路図である。 第５Ａ図は本発明の実施例・５のクロス・アンダ技法を
示す上面図、 第５Ｂ図は、同Ａ−Ａ断面図である。 第６図は、本発明の実施例・６の予備配線４分割方式を
示すチップ上面模式図である。 第７Ａ図は、本発明の実施例・７の切欠部のチ，プ上面
図ｂ 第７Ｂ図〜第７Ｅ図は、同実施例のブリ・ミリングのプ
ロセスを示す断面フロー図である。 第７Ｆ図は実際のＦＩＢの加工ビームの動作を示す切削
工程上面図である。 第８Ａ図〜第８Ｅ図は、本発明の実施制・８の２段切削
下層ＡＩ切断プロセスのフローを示す断面フロー図、 第８Ｆ図はそれに対応する部分の上面図である。 第８Ｇ及びＨ図ＦｉＦＩＢ加エピームの実際の動作を説
明するための加工領域上面図である。 第９Ａ図は、本発明の実施例・９０オン・チップ修正の
基本戦略を示すものである。 第９ＢｒＩ！ＪＦｉ、上記修正の基本パターンを例示す
るものである。 第１０Ａ図は本発明の実施例・１０であるイオンビーム
加工装置の要部を示すブロック図、第１０Ｂ図はイオン
ビーム加工が施される本発明の半導体装置の一例の平面
図、 第１０Ｃ図は半導体装置の一部の断面図、第１０Ｄ図は
同じく半導体装置の一部の断画図である。 第１１Ａ図は本発明の実施例・１１のイオンビーム加工
方法′ｔ−説明するためのウエハの拡大断面図、 ！ＩＩＢ図はそのイオンビーム加工方法に使用する加工
装置を示す概略構成図、 第１１Ｃ図は前記加工装置の試料台を拡大して示す概略
斜視図、 第１１Ｄ図（ａ）は加工用基準マークの表面Ｋ訃けるイ
オンビームの走査状態を示す概略説明図、第１１Ｄ図（
ｂ）は二次電子の検出強度を示す説明図、 第１１Ｅ図（ａ）〜（ｄ）は加工用基準マークの平面パ
ターンの変形例を示す説明図、 第ｌｌＦ図（ａ）〜（ｂ）Ｆｉ同じく加工用基準マーク
の断面形状の変形例を示す説明図、 第１１Ｇ図（ａ）は加工用基準マークの他の例を示す拡
大部分断面図、 第ｌｌＧ図（ｂ）Ｆｉ前記加工用基準マークの概略平面
図である。 第１２Ａ図は、オン・チップ配線修正システムの全体装
置構成を示すブロック図、 第１２Ｂ図は、配線修正加工・検査プロセスを示す７ロ
一図、 第１２Ｃ図は、オン・チップ配線修正システムの全体デ
ータフローを示すブロック図である。 第１３図は本発明の実施例・１３のゲートアレー開発・
製造プロセスの全体フローを示すブロック図である。 １・・・ウェハプローパ、２・・・Ｘ　−　Ｙ　ｆ　−
　７”ル、３・・・ウエハチャック、３ａ・・・吸引溝
，３ｂ・・・吸引管、３Ｃ・・・吸引孔、４・・・プロ
ーブカード，４ａ・・・観察窓、５・・・探針、５ａ・
・・配線構造，５ｂ・・・ケーブル、６・・・テスタ、
７・・・治具、７ａ・・・基板，７ｂ・・・窓部、７Ｃ
・・・段差部、７ｄ・・・逃げ溝，７ｅ・・・オリエン
テ一シ．ン・フラ，ト、７ｆ，７ｇ・・・位置決め溝、
８・・・ペレット、８ａ・・・半田パンプ，６ｂ・・・
配線構造，Ｂｃ・・・絶縁膜，Ｂｄ・・・透孔，Ｂｅ・
・・下地膜、３ｆ．．．修正配線、１　０　１〜１　１
　２　．　１０９８−１０９ｆ・・・大規模論壇集積回
路装置の製造工程の各ステタプ。 第１Ａ図 第 １ Ｂ図 第 １ Ｃ図 Ｉ０ ７９ 第１ Ｆ図 ３ｉ１Ｄ ４５２ ，−４４８ 第６図 ６０１ 第７Ａ図 第７Ｂ図 第７Ｃ図 第７Ｄ図 第７Ｅ図 第７Ｆ図 第８Ｇ図 第８Ｈ図 第１０Ｂ図 第１０Ｃ図 第１０Ｄ図 第１１Ｅ図（ｃ） 第１１Ｅ図（ｄ） 第１１Ｆ図（ｂ）

Claims (1)

1. 【特許請求の範囲】 １、ウェハプロセスを経て形成される複数個の同一種の
   半導体集積回路装置の各々をペレットに分割した後に第
   １群および第２群に分け、前記第１群に属する前記ペレ
   ットを目的のシステムに組み込み込むとともに前記第２
   群に属する前記ペレットを保存しておき、前記システム
   に組み込まれた前記第１群に属する前記ペレットに機能
   不良が見出された場合には、前記第２群に属する前記ペ
   レットに前記機能不良を解消する配線修正を施した後に
   前記システムに組み込む操作を繰り返すことを特徴とす
   る半導体集積回路装置の製造方法。 ２、前記ペレットが大規模論壇集積回路装置であり、前
   記システムが電子計算機であることを特徴とする請求項
   １記載の半導体集積回路装置の製造方法。 ３、ウェハチャックを備えたウェハプローバを用い、ウ
   ェハ状の治具の一部に開設された窓部に半導体集積回路
   装置からなるペレットを保持して前記ウェハチャックに
   固定することにより、ペレットのプローブ検査を行うこ
   とを特徴とする半導体集積回路装置の検査方法。 ４、請求項１記載の半導体集積回路装置の製造方法にお
   ける前記配線修正の後に前記ペレットのプローブ検査を
   行う請求項３記載の半導体集積回路装置の検査方法。 ５、ウェハプローバのウェハチャックに着脱自在に載置
   されるウェハ状の基板と、この基板の一部に開設され、
   ペレットが位置される窓部とからなる検査治具。 ６、ウェハ状の前記基板の表面には、位置決め溝が刻設
   されていることを特徴とする請求項５記載の検査治具。 ７、前記窓部を取り囲む領域は前記基板の表面よりも低
   い段差部をなし、前記ペレットは、前記窓部を完全に隠
   蔽した状態で前記段差部の一隅に保持されるようにした
   ことを特徴とする請求項５記載の検査治具。 ８、以下の構成よりなる半導体集積回路装置の配線修正
   システム； （ａ）イオンビーム加工装置； （ｂ）選択的に導電層又は絶縁層を形成するためのＣＶ
   Ｄ装置； （ｃ）上記各装置を統轄して所望の配線修正を自動的に
   行なうための制御用コンピュータ；と（ｄ）それらを連
   結してデータの転送を行なう通信回線。 ９、上記請求項第８項のシステムは、更に以下の構成よ
   りなる； （ｅ）上記制御用コンピュータに所望の配線データを供
   給するためのグラフィック装置。 １０、以下の工程よりなる半導体集積回路装置のイオン
   −ビームによるなだらかな肩をもつ平坦な台地と当該肩
   につらなる平坦な低地にわたる平坦な掘込みをつくるた
   めの切削方法； （ａ）平坦な掘込領域のうち平坦な台地に対応する部分
   のみに均一なドーズ量のイオンビームを照射して、上記
   半導体集積回路装置の主面にその掘込穴低面が低地面と
   ほぼ一致するまで切削する工程； （ｂ）上記工程の後、掘込領域全面に均一なドーズ量の
   イオンビームを照射して平坦な所望の深さの掘込みを形
   成する工程。 １１、平坦な高地とそれにつらなるなだらかな肩部と当
   該肩部につらなる低地よりなる掘込領域をイオンビーム
   を用いて半導体チップの主面に形成する方法は以下の工
   程よりなる； （ａ）低地に対応する部分のみに均一なイオンビームを
   照射することにより微小深さの切削を行なう工程； （ｂ）掘込領域全体に均一なイオンビームを照射して微
   小深さの切削を行なう工程； （ｃ）高地と低地の段差所望の値になるように上記工程
   （ａ）及び（ｂ）を交互に又は所定の割合で繰り返し実
   行することによって所望の掘り込みを形成する工程。 １２、以下の工程よりなるゲートアレーの製造又はデバ
   グ方法； （ａ）同一の品種に属する第１及び第２のゲートアレー
   ・チップを完成する工程； （ｂ）上記第１のチップに基づいて、上記ゲートアレー
   を用いるシステムのデバグを行なう工程；（ｃ）上記デ
   バグの結果に基づいて、上記第２のチップにＦＩＢ加工
   により配線の修正を施す工程； （ｄ）上記修正された第２のチップにより上記システム
   の再デバグを行なう工程。 １３、上記請求項第１２項の方法は、更に以下の工程よ
   りなる； （ｅ）上記工程（ｃ）と（ｄ）の間にチップ状態でプロ
   ーブ・テストを行なう工程。 １４、上記請求項第１２項の方法は、更に以下の工程よ
   りなる； （ｆ）上記再デバッグの結果に基づいて、Ａｌ工程前の
   マスタースライス・ウェハに対して、Ａｌ配線形成のた
   めのウェハプロセスを施す工程。