JPH03228156A

JPH03228156A - マイクロコンピュータ・システム

Info

Publication number: JPH03228156A
Application number: JP2024096A
Authority: JP
Inventors: Hajime Sakuma; 肇佐久間
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-02-01
Filing date: 1990-02-01
Publication date: 1991-10-09
Anticipated expiration: 2015-09-11
Also published as: JP3087279B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はマイクロコンピュータ・システムに関して、特
にメモリ部へのアクセスの際のアクセスのチエツク等の
メモリ管理機能を有するマイクロコンピュータ・システ
ムに関する。

〔従来の技術〕

マイクロコンピュータ・システムのメモリ管理は通常、
メモリマネージメント・ユニット（以下、ＭＭＵと記す
）をマイクロコンピュータに内蔵するか、専用のＭＭＵ
チップをマイクロコンピュータ外部に接続することで行
なっている。

ＭＭＵは通常、アドレス、データのバス幅が広い高機能
マイクロコンピュータに適用される。特に、最近の３２
ビツトのマイクロコンピュータでは、ＭＭＵを標準的に
内蔵しているものが多い。

ＭＭＵの本来の役割は、アドレスバス幅や、プログラム
やデータが配置されている物理的なアドレスなどを意識
せずにプログラム作成を可能にすることにある。そのた
めに、プログラムには論理アドレスを定義し、実際にメ
モリ部に対し出力されるアドレスを物理アドレスとし、
この論理アドレスと物理アドレスとを対応づけるテーブ
ルを用意する。このテーブルを管理するのがＭＭＵであ
る。

論理アドレスを物理アドレスへ変換する手法は数々考え
られるが、マイクロコンピュータ・システムの分野では
ページング方式が一般的である。

ベージング方式とは、例えば４ＫＢを１ページとし、こ
のページ単位に論理アドレスを物理アドレスへ変換する
方式である。この場合、論理アドレス及び物理アドレス
の４ＫＢのページ内オフセットは同じになる。

さらにＭＭＵでは、アクセスの管理も行なう。

アクセスの管理とは、プログラフ空間にデータライトし
たり、データ空間からプログラムのフェッチを行なった
りするなどの例外的なアクセスが発生した場合、そのア
クセスに対するプログラム空間やデータ空間を保護する
ことである。通常、この管理単位も前述のページが当て
られる。ページ単位に、プログラム空間、データ空間の
リード・ライト可能、データ空間リードオンリなどの属
性が与えられ、論理アドレスでのアクセスの種類と、ア
クセスされたページの属性の整合がとれない場合、例外
と判断され割込みを発生するなどして通知する。このよ
うにアクセスの管理は、ＭＭＵの機箭の一部として、論
理アドレスを物理アドレスに変換するページを管理単位
とし、アドレス変換と連動した形で実行されるのが一般
的である。以下、このページ毎の属性のこのをプロテク
ション情報と記す。

さらにマルチタスク動作環境においては、実行中のタス
ク（以下、カレントタスクと記す）が他のタスクのプロ
グラム空間、データ空間をアクセスしないように、タス
クの識別番号（以下、ＴＩＤと記す）毎にアクセスの管
理を行う。論理アドレスを物理アドレスに変換する過程
で、予め設定したＴＩＤとカレントタスクのＴＩＤ（以
下、ＣＴＩＤと記す）を比較し、不一致ならば割込みを
発生して例外であることを通知する。ＣＴＩＤはタスク
の入換え発生の度にＣＰＵによって書換えられる。

以上説明したことを、第４図〜第７図を参照しながらよ
り詳しく説明していく。本例では、４ＧＢの論理アドレ
スを４ＧＢの物理アドレスへ変換するシステムで、ペー
ジを４ＫＢとしている。またタスクの数は３２個として
いる。

第４図は、従来のこの種のマイクロコンビュータ・シス
テムの一例を示すブロック図で、マイクロコンピュータ
１００ｃとメモリ部２００とで構成される。マイクロコ
ンピュータ１００ｃとメモリ部２００とは、３２ビツト
のアドレスバス８２．３２ビツトのデータバス４とで接
続される。

マイクロコンピュータ１００ｏは、ＣＰＵ１０Ａとメモ
リマネージメント・ユニット（ＭＭＬＪ　）　４０とバ
ス制御ユニット（ＢＣＵ）２０ｃと割込みコントローラ
（Ｉ　Ｎ　Ｔ　Ｃ）　３０　Ｂとで構成される。

ＣＰ　Ｕ　１０　Ａからメモリマネージメント・ユニッ
ト４０へは、３２ピツＩ・の論理アドレスＬＡＤが出力
され、また、バス制御ユニツｌ−２０Ｃに対してはリプ
レース要求信号ＲＰＲＱが出力される。メモリマネージ
メント・ユニット４ｏがらバス制御ユニット２０ｃへは
、３２ビツトの物理アドレスＰＡＤと、２０ビツトのペ
ージテーブル・オフセットデータＰＴＯＦＤと、２ビツ
トのプロテクション情報ＰＴＩとが出力される。バス制
御ユニット２０ｃは外部のメモリ部２００と、３２ビツ
トのアドレスバス２及び３２ビツトのデータバス４で接
続されている。また、メモリマネージンメント・ユニッ
ト４０からは割込みコントローラ３０ｇに対し、割込み
信号Ｉ　ＮＴＡ　、　　Ｉ　ＮＴＢが出力され、バス制
御ユニット２０Ｃから割込みコントローラ３０ｇに対し
、割込み信号ｌＮＴｃが出力され、割込みコントローラ
３０ａからＣＰＵｌ０Ａに対しては、割込み信号Ｉ　Ｎ
　Ｔ　ｏが出力される。また、ＣＰＵｌ０Ａ、メモリマ
ネージンメント・ユニット４０．バス制御ユニット２０
ｃ１割込みコントローラ３０ｅは、３２ビツトの内部デ
ータバス３で相互に接続されている。

第５図はメモリマネージンメント・ユニット４０のブロ
ック図である。

前述したように、３２ビツトの論理アドレスＬＡＤを３
２ビツトの物理アドレスＰＡＤへ変換するための変換情
報は、プロテクション情報Ｐ′ｒ１．１”　Ｉ　Ｄなど
と共にメモリ部２００上に配置される。この変換情報と
プロテクション情報ＰＴＩとＴＩＤとをまとめて以下、
デイレクトりと記す。また、このディレクトリの集合を
ページ・テーブルと記す、このディレクトリは、ページ
数分だけメモリ部２００上にページテーブルとして配置
されるわけであるが、ＣＰ　Ｕ　１０　Ａからの論理ア
ドレスＬＡＤによるアクセスが発生する度にその論理ア
ドレスＬＡＤに対応したディレクトリをページテーブル
から読出し、プロテクション情報ＰＴＩのチエツクや、
ＴＩＤとＣＴＩＤとの比較や、物理アドレスＰＡＤへの
変換をして、はじめて物理アドレスＰＡＤをメモリ部２
００に対し出力することができる。また、ＣＴＩＤ記憶
部４４はタスクの入換えが発生する度にＣＰＵｌ０Ａに
よって書換えられる。

今、仮にマイクロコンピュータ１００ｃとメモリ部２０
０との間の１回のアクセスにｎクロック要するとすると
、１回の論理アドレスＬＡＤがら物理アドレスＰＡＤへ
の変換は、ページテーブルからのディレクトリの読出し
にｎクロック、物理アドレスＰＡＤによるメモリ部２０
０へのアクセスにｎクロック、計２０クロックを要して
しまう。この問題点を解消するために、ページテーブル
のコピーを小容量、マイクロコンピュータ１００ｃのメ
モリマネージメントユニット４０内部に設け、論理アド
レスＬＡＤが出力された際、対応するディレクトリが内
蔵のページテーブルのコピー中に存在すれば、基本的に
１クロツクで、論理アドレスＬＡＤを物理アドレスＰＡ
Ｄへ変換したり、プロテクション情報ＰＴＩのチエツク
を実行することができる。この内蔵する小容量のコピー
を格納する部分を、内部変換用記憶部（ＴＬＢ　（Ｔｒ
ａｎｓｌａｔｉｏｎ　Ｌｏｏｋａｓｉｄｅ　Ｂｕｆｆｅ
ｒ））　４３と呼ぶ。ページテーブルと内部変換用記憶
部４３とをどのように対応づけるかには諸々の手法があ
るが、本例では、第５図に示された一般的に実現されて
いる２ウエイ・セット・アソシアティブと呼ばれる手法
について説明する。

メモリマネージメント・ユニット４ｏは、マイクロコン
ピュータ１００ｃ内の他のユニットと内部データバス３
で接続され、ＣＰＵｌ０Ａより論理アドレスバスラ経由
で、３２ビツトの論理アドレスＬＡＤを受取り、これを
内蔵の内部変換用記憶部４３の情報により物理アドレス
ＰＡＤに変換し、３２ビツトの物理アドレスバス１に出
力する。またこの時、２ビツトのプロテクションＰＴＩ
を出力する。内部変換用記憶部４３は６４個のディレク
トリＤＩを内蔵し、これを３２個ずつ、デイレクトリセ
ットＤＳＩ、ＤＳ２の２つに分割している。それぞれの
デイレクトリセットＤＳ１、ＤＳ２は、論理アドレスＬ
ＡＤ中の５ビツト情報によってアドレスされる。論理ア
ドレスＬＡＤ中の同じ５ビツトのアドレスは、ブイレフ
Ｉ・リセットＤＳＬ、ＤＳ２の同じ位置を占めるディレ
クトリＤＩを指定する。この構造故に、本方式は２ウエ
イ・セット　アソシアティブと呼ばれる。

今、ページの単位を４ＫＢとしているなめ、３２ビツト
の論理アドレスＬＡＤの下位１２ビツトはページ内のオ
フセットとして、そのまま３２ビツトの物理アドレス中
に下位１２ビツトとなる。

従って、２　”＝　３２　Ｋ個中いづれか２つのディレ
クトリが内部変換用記憶部４３のいづれかのデイレクト
リセットを占める形となる。３２に個のプログラム、デ
ータに対して、３２個のディレクトリは少なく思えるが
、実行のある一時点をとってみると、プログラムにして
もデータにしても狭い範囲でのアクセスに限定される（
これをプログラムの局所性という）。４ＧＢの物理アド
レス、ベージ単の４ＫＢのシステムに対し、６４個のエ
ントリという小規模の内部変換用記憶部４３の情報だけ
で管理を行なうのも、このプログラムの局所性を期待し
たものといえる。

３２ビツトの論理アドレスＬＡＤ中の５ビツトでアドレ
スされたデイレクトリセットＤＳＬ中のディレクトリＤ
Ｉと、デイレクトリセットＤＳ２中のディレクトリＤＩ
とは同時に読出される。

ディレクトリＤＩの構成は第６図に示され、４２ビツト
構成で、下位から２０ビツトの物理アドレスベージ番号
６１．２ビツトのプロテクション情報６２．５ビツトの
ＴＩＤ６３．１５ビツトのアドレスタグ情報６４となっ
ている。２ピツＩ・のプロテクション情報６２は、“０
０″の時プログラム空間であるとを、“０１″の時デー
タ空間リード・ライト可能であることを、”　１０　”
の時データ空間リードオンリであることをそれぞれ示し
ている。

第５図において、読出されたディレクトリＩ）Ｉ中の上
位１５ピッＩ−のアドレスタグ情報６４は、３２ビツト
の論理アドレスＬＡＤの上位１５ビツトとそれぞれの比
較器４５Ｂ、４５Ｄで比較され、一致した場合（これを
ヒラ）〜と呼ぶ）一致信号ＥＱ１．ＥＱ２を出力する。

一致信号ＥＱＩＥＱ２はセレクタ４６Ａ　、４６ａに入
力される。

セレクタ４６Ａは、一致信号ＥＱＩがアクティブであれ
はディレクトリセツｌ−Ｄ　Ｓ　１のディレクトリＤＩ
中の２０ビツトの物理アドレスページ番号６１を選択し
、一致信号ＥＱ２がアクティブであればデイレクトリセ
ットＤＳ２のディレクトリＤＩ中の物理アドレスベージ
番号６１を選択する。

３２ビツトの物理アドレスＰＡＤは、３２ビツトの論理
アドレスＬＡＤの下位１２ビツトと、セレクタ４６Ａの
２０ビツトの出力とから合成される。

同様に、読出されたディレクトリＤＩ中の５ビツトのＴ
ＩＤ６３はＣＴＩＤ記憶部４４の情報と比較され、一致
した場合に一致信号ＥＱ３．ＥＱ４を出力する。

一方、セレクタ４６ｅは、一致信号ＥＱＩがアクティブ
であればデイレクトリセットＤＳＬのディレクトリＤＩ
中の２ビツトの１０チクジヨン情報６２を選択し、一致
信号ＥＱ２がアクティブであればデイレクトリセットＤ
Ｓ２のディレクトリＤＩ中の２ビツトのプロテクション
情報６２を選択し、１０デクジヨン情報ＰＴＩとしてバ
ス制御ユニット２０ｃへ出力する。

一致信号ＥＱＩ、ＥＱ２が共にインアクティブの時は、
デイレクトリセットＤＳＬ、ＤＳ２のどちらにも対象と
なるディレクトリＤＩが存在しないことになるため（こ
れをミス・ヒツトと呼ぶ）、割込みコトローラ３０ＩＩ
に対し割込み信号Ｉ　Ｎ　Ｔ　Ａが出力される。割込み
コントローラ３０Ｂは割込み信号Ｉ　ＮＴＡを受は付け
ると、優先順位判別や割込み禁止判別などを実行した後
、ＣＰ　Ｕ　１．　ＯＡに対し割込み信号Ｉ　Ｎ　Ｔ　
ｏを出力し、ＣＰ　Ｕ　Ｉ　ＯＡに対しミス・ヒツトし
た際必要となるページテーブル内の所定のディレクトリ
と、内部変換用記憶部４３中のディレクトリの入換え作
業を依頼する。ＣＰ　Ｕ　１０　Ａは、この割込み信号
ＩＮＴ、）を受は付けるとリプレース要求信号ＲＰＲＱ
をバス制御ユニット２０１−に対して出力し、内部変換
用記憶部４３中のディレクトリ入換えを指示する。また
この時メモリマネジメント・ユニット４０からは、３２
ビットの論理アドレスＬＡＤの−Ｆ位２０ビットがペー
ジテーブルオフセットデータＰＴＯＦＤとしてバス制御
ユニッｌ”　２０　ｃに対し出力される。

また、一致信号ＥＱＩ、ＥＱ２のどちらかかアクティブ
でデイレクトリセットＤＳＩ、ＤＳ２のどちらかに対象
とするブイレフ１−リＤＩが存在しても、そのディレク
トリＤＩのＴ　Ｉ　Ｄ　６３がＣＴＩＤ記憶部４４の情
報と異なる場合は、ＣＰＵ１０Ａはカレントタスク以外
のプログラム空間。

データ空間にアクセス要求しているので、割込みコント
ローラ３０Ｂに対して割込み信号ＩＮＴＢを発生する。

第７図はバス制御ユニット２０ｃのブロック図である。

このバス制御ユニット２０ｃは、制御部２４ｃ３２ビツ
トのページテーブル・ベースポインタ２０１、加算器２
０２．セレクタ２０３．データバッファ２６及びアドレ
スバッファ２５から構成される。

メモリマネジメント・ユニット４０でヒツトし且つヒツ
トしたディレクトリのＴＩＤとＣＴＩＤ記憶部４４の情
報とが一致した場合、バス制御ユニット２０はメモリマ
ネジメント・ユニット４０から３２ビツトの物理アドレ
スＰＡＤと、２ビツトのプロテクション情報ＰＴＩを受
は取る。制御部２４ｃはプロテクション情報ＰＴＩから
、データ空間からプログラムフェッチを行なっていない
か、リードオンリのデータ空間にデータライト処理を行
なっていないかなどを判別し、もし誤ったアクセスを行
なっている場合は、割込み信号ｌＮＴｃを割込みコント
ローラ３０Ｂに対し出力する。割込みコントローラ３０
ｅは割込み信号ｌＮＴｃを受は取ると諸々の判別を行な
った後、ｃｐＵＩＯ＾に対し割込み信号ＩＮＴＤを出力
し例外処理ルーチンの起動を要求する。

一方、制御部２４　ｃにおける判定の結果、アクセスに
誤りがないと判断されると、セレクタ２０３は物理アド
レスバス１側に選択し、アドレスバッファ２５には物理
アドレスＰＡＤが格納され、アドレスバス２に出力され
る。

次に、メモリマネジメント　ユニット４０においてミス
・ヒツトした場合の動作について説明する。

バス制御ユニット２０ｃは、ＣＰＬＩＩＯＡからのリプ
レース要求信号ＲＰＲＱと、メモリマネジメント・ユニ
ット４０からのページテーブル・オフセットデータＰＴ
ＯＦＤを受は取る。制御部２４ｏがリプレース要求信号
ＲＰＲＱを受は取ると、ページテーブル指定信号ＰＴＤ
を出力する。

この場合セレクタ２０３は、加算器２０２の出力を選択
しアドレスバッファ２５に格納する。

方、加算器５２は、予め設定されているページテーブル
のベースアドレスを指定する３２ビツトのページテーブ
ル・ベースポインタ２０１の出力と２０ビツトのページ
テーブル・オフセットデータＰＴＯＦＤとを加算し、リ
プレースの対象となるアドレスを算出する。つまり、ミ
ス・ヒツトが発生すると論理アドレスは無効となり、予
め設定されている物理アドレスであるページテーブル・
ベースポインタ２０１の出力を利用することでページテ
ーブルをアクセスする。

また、メモリマネジメント・ユニット４０においてミス
・ヒツトの時、デイレクトリセットＤＳ１、ＤＳ２のど
ちらのディレクトリと、ページテーブル中のディレクト
リとを入換えるかを決定する方式にもいろいろあり、最
も前に入換えが発生したものを入換えの対象とする方式
（Ｆ　Ｉ　ＦＯ：Ｆｔｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕ
ｔ）や、最も前にアクセスを受けたものを入換えの対象
とする方式（ＬＲＵ　：Ｌｅａｓｔ　Ｒｅｃｅｎｔｌｙ
　Ｕｓｅｄ　）などがあるが、入換え機構は本発明の主
旨に無関係であるため、特に図示せず説明も省略する。

（尚、更に詳細な構成、動作に関しては、８０３８６ユ
ーザズ・マニュアル、６８０２０ユーザズ・マニュアル
等参照）〔発明が解決しようとする課題〕上述した従来のマイクロコンピュータ・システムは、メ
モリ部２００へのアクセスを管理するために、論理アド
レスＬＡＤを物理アドレスＰＡＤへ変換するための機構
を導入し、変換の単位であるページをアクセスの管理単
位とする方式となっているので、メモリマネジメン１〜
・ユニット４０などのハードウェアや、かなり大掛かり
な制御ロジック部を内蔵しなければならず、マイクロコ
ンピュータ・システムの設計コストや製造コストを引上
げるという欠点があり、また、論理アドレスＬＡＤを物
理アドレスＰＡＤへ変換する機構そのものを必要とせず
、単にメモリアクセスの際のチエツク機能だけを必要と
する利用者にとってみれば、ページテーブルの設定や、
ミス・ヒツトした際のディレクトリ入換えプログラムの
作成などの、プログラム作成に負担を強いられるという
欠点がある。

本発明の目的は、メモリマネジメント・ユニット、制御
ロジック部等のハードウェアを削減して設計コストや製
造コストの低減をはかることができ、またメモリアクセ
スの際のチエツク機能だけを必要とする利用者に対して
は、プログラム作成の負担を軽減することができるマイ
クロコンピュータ・システムを提供することにある。

〔課題を解決するための手段〕

本発明のマイクロコンピュータ・システムは、メモリ部
の全アドレス空間と対応する物理アドレスの物理アドレ
スバスノ＼の出力、内部データバスからのデータの処理
、処理されたデータの前記内部データバスへの出力、及
び入力された割込み信号に対する処理を含む所定の処理
を行うＣＰＵと、前記物理アドレスを一時保持し前記メ
モリ部へ出力するアドレスバッファ、前記メモリと接続
するデータバスと前記内部データバスとの間のデータを
一時保持し伝達するデータバッファ、前記メモリ部の全
アドレス空間を所定の管理単位に分割しこれら管理単位
に対するアクセスの管理情報を記憶しておき、前記物理
アドレスの所定のビットにより指定された前記管理情報
を出力するアクセス管理情報部、及びこのアクセス管理
情報部からの管理情報に従って前記管理単位に対するア
クセスの妥当性を判別しその結果に応じて割込み信号を
出力する制御部を備えたバス制御ユニットと、このバス
制御ユニットからの割込み信号に対し所定の判断、処理
を行いその結果に応じて前記ＣＰＵに対し割込み信号を
出力する割込みコントローラとを有し前記メモリ部に対
するアクセス管理を行うマイクロコンピュータを含んで
構成される。

また、マイクロコンピュータに、全管理単位のうちのア
クセス管理を適用する所定の管理単位を指定する情報を
格納しておくベースポインタ部を設け、このベースポイ
ンタ部に格納されている情報と対応した管理単位に対し
てアクセスの妥当性を判別するようにした構成を有して
いる。

また、マイクロコンピュータに、マルチタスク動作環境
における現在実行中のタスクを識別するための実行タス
ク識別手段と、前記マルチタスク動作環境のタスク数分
のアクセス管理情報部及びベースポインタ部とを設け、
前記実行タスク識別手段により識別されたタスクと対応
する前記アクセス管理情報部及びベースポインタ部の出
力情報により所定の管理単位のアクセス管理を行うよう
にした構成を有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）、（ｂ）は本発明の第１の実施例を示すブ
ロック図及びこの実施例のバス制御ユニットの内部ブロ
ック図である。

この実施例は、第１図（ａ）に示すように、マイクロコ
ンピュータ１００及びメモリ部２００で構成され、マイ
クロコンピュータ１ｏｏは、ＣＰＵ１０．バス制御ユニ
ット（以下ＢＣＵという）２０、割込みコントローラ（
以下■Ｎ′ｒｃという＞３０から構成され、それぞれの
ユニットは、内部データバス３で相互に接続されている
。また、ＣＰ　Ｕ　１０がらＢｃＵ２ｏへは３２ビツト
の物理アドレスＰＡＤが出力されている。）１３ｃｔＪ
２０は、ｌ　Ｎ　Ｔ　Ｃ３０に割込み信号Ｉ　ＮＴ、を
出力し、Ｉ　Ｎ　Ｔ　Ｃ３０はＣＰ　Ｕ　１．０に割込
み信号ＩＮＴ２を出力する。また、Ｂ　ＣＵ　２０とメ
モリ部２００とは、３２ビツトのアドレスバス２と３２
ビツトのデータバス４とで接続されている。

Ｂ　ＣＬＪ　２０は、第１図（ｂ）に示すように、制御
部２４．アクセス管理情報部としてのプロテクション情
報部２３．ベースポインタ部２１．比較器２２、データ
バッファ２６．アドレスバッファ２５から構成される。

アドレスバッファ２５には、物理アドレスバス１からの
内容が格納され、その出力がアドレスバス２に出力され
、メモリ部２００のアドレスを指定する。データバッフ
ァ２６には、内部データバス３とデータバス４とが接続
されている。

メモリ部２００のアクセス管理の単位であるページは４
ＫＢとし、物理アドレスＰＡＤの上位２０ビツトは、ペ
ージアドレスＰＧＡとしてプロテクション情報部２３と
比較器２２へ入力される。ページアドレスＰＧＡの２０
ビツトのうち、下位８ビツトかプロテクション情報部２
３へ、上位１２ビツトが比較器２２へそれぞれ入力され
る。

プロテクション情報部２３は、各ページ単位ごとの２ビ
ツトのプロテクション情報ＰＴＩを２５６個分内蔵して
いる。このプロテクション情報ＰＴＩは、第６図で説明
したディレクトリ０■の１０デクジヨン情報６２の構成
と同様のものを想定している。ページ単位が４ＫＢで、
最大２５６個のプロテクション情報ＰＴＩを設定できる
ため、最大ＩＭＢのメモリ空間に対し１０チクジヨン管
理を適用することができる。

ベースポインタ部２１には、内部データバス３経由で、
プロテクションを適用するメモリ空間を４ＧＢ中のどの
ＩＭＢとするがを指定するアドレス情報が予め格納され
ている。

３２ビツトの物理アドレスＰＡＤが与えられると、最上
位側の１２ビツトとベースポインタ部２１の１２ピッ１
−のアドレス情報とを比較器１０３で比較し、これらが
一致すると、比較３２２は一致信号ＥＱを制御部２４へ
出力する。一方、プロテクション情報部２３がらは、対
応する２ビツトのプロテクション情報ＰＴＩが制御部２
４へ出力される。

制御部２４は、−負信号ＥＱがアクデイプである場合、
プロテクション情報ＰＴＩを判読し、従来例で説明した
ようにアクセスに誤りがあれば割込み信号Ｉ　ＮＴ１を
Ｉ　ＮＴＣ３０に対し出力する。以下、Ｉ　ＮＴＣ３０
は割込み信号Ｉ　Ｎ　Ｔ　１に対する割込み禁止判別処
理等を行い、その結果に応じて割込み信号ＩＮＴ２をＣ
ＰＵｌ０に対し出力し、ＣＰＵｌ０はこの割込み信号Ｉ
ＮＴ２に応して所定の割込み処理等を行う。

尚、この実施例においては、−負信号ＥＱがインアクテ
ィブであるメモリ空間に対してプロテクションの管理を
実行せずアクセスを許すことを想定したが、これは１つ
の例であり、実際には他の方法を採ってもよい。

第２図は本発明の第２の実施例のバス制御ユニットのブ
ロック図である。

この実施例が第１の実施例と異なっている点は、バス制
御ユニット２０＾に、プロテクション情報部２３Ａ、２
３Ｂ、ベースポインタ部２ＩＡ、２１Ｂ、及び比較器２
２４．２２Ｂのそれぞれ２組ずつ設け、比較器２２Ａか
らの一致信号ＥＱＡがアクティブの時にはプロテクショ
ン情報部２３Ａからのプロテクション情報ＰＴＩ＾を、
比較器２２Ｂからの一致信号ＥＱａがアクティブの時に
はプロデクジョン情報部２３Ｂからのプロテクション情
報ＰＴＩＢを選択し、２ビツトのプロテクション情報Ｐ
ＴＩを制御部２４Ａへ出力するセレクタ２７を設け、ま
た、−負信号ＥＱ＾。

ＥＱＢが共にインアクティブである時、アクティブとな
る不一致信号ＮＥＱを制御部２４Ａへ出力するゲート回
路Ｇ１を設けた点にある。

プロテクション情報部２３Ａ、２３Ｂはそれぞれ、第１
の実施例と同様２５６個分のプロテクション情報ＰＴＩ
を内蔵している。従って、ページが４ＫＢで、最大２５
６個のプロテクション情報を設定できるため、これらで
最大２ＭＢの空間に対しプロテクション管理を適用する
ことができる。且つ、ベースポインタ部２１Ａ、２１Ｂ
には独立したベースポインタを設定することができるた
め、４Ｇｒ３中の２箇所に独立したＩ　Ｍ　Ｂのプロテ
クション管理空間を設定することができる。

制御部２４Ａは、一致信号Ｅ　ＱＡ　、　１”、　ＱＢ
のいずれかがアクティブである場合のみにプロテクショ
ン情報ＰＴＩのチエツクを行なう。

第３図（ａ）、（ｂ）は本発明の第３の実施例を示すブ
ロック図である。

この実施例は、バス制御ユニット２０ＢからＩＮＴＣ３
０Ａに対して割込み信号ＩＮＴ、、。

Ｉ　Ｎ　Ｔ　１２の２つの割込み信号を出力している点
が第１の実施例と異っている。また、この実施例はマル
チタスク動作環境を考慮し、そのタスクの数を３２個と
している。

この実施例のバス制御ユニット２０Ｂは、制御部２４Ｂ
、プロテクション情報部２３ｃ　ベースポインタ部２１
ｃ、比較器２２．実行タスク識別手段のカレントタスク
識別番号部２８．データバッファ２６．アドレスバッフ
ァ２５から構成される。また、内部データバス３．デー
タバス４とデータバッファ２６との接続、物理アドレス
バス１、アドレスバス２とアドレスバッファ２５との接
続は第１の実施例と同様である。

アクセス管理の単位であるページは４ＫＢとし、物理ア
ドレスＰＡＤの上位２０ビツトは、ページアドレスＰＧ
Ａとしてプロテクション情報部２３ｃと比較器２２とへ
入力される。プロテクション情報部２０１へはページア
ドレスＰＧＡの下位８ピッ＋−とカレントタスク別番号
部２８がらの５ビツトが、比較器２２へはページアドレ
スＰＧＡの上位１２ビツトとベースポインタ部２１ｃか
らの１２ビツトかそれぞれ入力される。

プロテクション情報部２３ｃは、２５６個分のプロテク
ション情報を３２ブロツク内蔵しており、従って３２個
の各タスク毎に独立に２５６個の１０チクジヨン情報を
設定できる。ベースポインタ部２１ｃには３２個のタス
クに対してそれぞれ独立したベースポインタを３２個設
定することができるようになっており、従って４ＧＢ中
の３２箇所に独立したプロテクション管理空間を設定す
ることができる。

カレントタスク識別番号部２８には、３２個のタスクの
うちの１つの情報が設定される。

３２ビツトの物理アドレスＰＡＤが与えられると、カレ
ントタスク識別番号部２８の情報でアドレスされるベー
スポインタ２１ｃがらのベースポインタ情報と、物理ア
ドレスＰＡＤの上位の１２ビツトとを比較器２２で比較
する。一致すると−・致信号ＥＱを制御２４ａへ出力す
る。

一方、プロテクション情報部２３ｃは、カレントタスク
識別番号部２８の５ビツトとページアドレスＰＧＡの下
位８ビツトとの合計１３ビツトでアドレスされるプロテ
クション情報ＰＴＩを制御部２４８へ出力する。

制御部２４ａは、一致信号ＥＱがアクティブである場合
のみ１０チクジヨン情ＩＩ　Ｐ　Ｔ　Ｉを′＃Ｊ１読し
、従来例で説明したようにアクセスに誤りがあれば、割
込み信号ＩＮＴ、、をＩ　Ｎ　Ｔ　Ｃ３０Ａ　４．：対
し出力する。また一致信号ＥＱがインアクティブの場合
は、ＣＰＵｌ０はカレントタスク以外のプログラム、デ
ータ空間にアクセス要求をしているので、Ｉ　Ｎ　’Ｔ
’　Ｃ３０Ａに対して割込み信号ＩＮＴ、□を発生し例
外を通知する。以下、Ｉ　ＮＴＣ３０Ａ、ＣＰＵｌ０の
動作は前述の説明とほぼ同様であるため詳細な説明は省
略する。

〔発明の効果〕

以上説明したように本発明は、ＣＰＵがらメモリ部への
アドレス指定、及びＣＰＵ、メモリ部間のデータの伝送
は単にバッファのみを介して行い、マイクロコンピュー
タ内のバス制御ユニットに、管理単位ごとのアクセス管
理情報（１０チクジヨン情報）を記憶しておき、ＣＰＵ
がらのアドレスによりアクセス管理情報を読出してこの
アクセス管理情報を判別してメモリ部のアクセス管理を
行い、また、マルチタスク動作環境下においては実行タ
スク識別手段を設けてそれぞれのタスクに対してメモリ
部のアクセス管理を行う構成とすることにより、従来の
メモリマネジメンｉ・・ユニットや制御ロッジツク部等
のハードウェアを削減することができるので設計コスト
及び製造コストを低減することができ、また、メモリア
クセスの際のチエツク機能だけを必要とする利用者に対
しては、ページテーブルの設定やミス・ヒラｊ・の際の
ディレクトリ入換え等が不要となるので、プログラム作
成の負担を軽減することができる効果がある。

【図面の簡単な説明】

第１１３（ａ＞、（ｂ）は本発明の第１の実施例を示す
ブロック図、第２図は本発明の第２の実施例を示すブロ
ック図、第３図（ａ）、（ｂ）は本発明の第３の実施例
を示すブロック図、第４図は従来のマイクロコンピュー
タ・システムの一例を示すブロック図、第５図及び第６
図はそれぞれ第４図に示されたマイクロコンピュータ・
システムのメモリマネジメント・ユニットの内部ブロッ
ク図及びこのマイクロコンピュータ・システムで使用さ
れるディレクトリのデータフォーマット図、第７図は第
４図に示されたマイクロコンピュータ・システムのバス
制御ユニットの内部ブロック図である。１・・・物理アドレスバス、２・・・アドレスバス、３
・・・内部データバス、４・・・データバス、５・・・
論理アドレスバス、１０．１０Ａ・・・ＣＰＵ、２０．
２０Ａ〜２０ｃ・・・バス制御ユニット、２１．２１Ａ
〜２１ｃ・・・ベースポインタ部、２２，２２Ａ２２Ｂ
・・・比較器、２３．２３Ａ〜２３ｃ・・・プロテクシ
ゴン情報部、２４．２４Ａ〜２４ｃ・・・制御部、２５
・・・アドレスバッファ、２６・・・データバッファ、
２７・・・セレクタ、２８・・・カレントタスス識別番
号部、３０．３０Ａ、３０ａ・・・割込みコンＩ・ロー
ラ、４０・・・メモリマネジメント・ユニット、４１・
・・アドレス人力バッファ、４２・・・アドレス出力バ
ッファ、４３・・・内部変換用記憶部、４４・・・ＣＴ
ＩＤ記憶部、４５Ａ〜４５ｏ・・・比較器、４６Ａ　、
４６ａ・・・セレクタ、４７・・・割込み制御部、１０
０．１００ｍ　、１００ｃ・・・マイクロコンピュータ
、２００・・・メモリ部、２０１・・・ページテーブル
・ポインタ、２０２・・・加算器、２０３・・・セレク
タ。

Claims

【特許請求の範囲】１、メモリ部の全アドレス空間と対応する物理アドレス
の物理アドレスバスへの出力、内部データバスからのデ
ータの処理、処理されたデータの前記内部データバスへ
の出力、及び入力された割込み信号に対する処理を含む
所定の処理を行うＣＰＵと、前記物理アドレスを一時保
持し前記メモリ部へ出力するアドレスバッファ、前記メ
モリと接続するデータバスと前記内部データバスとの間
のデータを一時保持し伝達するデータバッファ、前記メ
モリ部の全アドレス空間を所定の管理単位に分割しこれ
ら管理単位に対するアクセスの管理情報を記憶しておき
、前記物理アドレスの所定のビットにより指定された前
記管理情報を出力するアクセス管理情報部、及びこのア
クセス管理情報部からの管理情報に従って前記管理単位
に対するアクセスの妥当性を判別しその結果に応じて割
込み信号を出力する制御部を備えたバス制御ユニットと
、このバス制御ユニットからの割込み信号に対し所定の
判断、処理を行いその結果に応じて前記ＣＰＵに対し割
込み信号を出力する割込みコントローラとを有し前記メ
モリ部に対するアクセス管理を行うマイクロコンピュー
タを含むこを特徴とするマイクロコンピュータ・システ
ム。２、マイクロコンピュータに、全管理単位のうちのアク
セス管理を適用する所定の管理単位を指定する情報を格
納しておくベースポインタ部を設け、このベースポイン
タ部に格納されている情報と対応した管理単位に対して
アクセスの妥当性を判別するようにした請求項１記載の
マイクロコンピュータ・システム。３、マイクロコンピュータのアクセス管理情報部及びベ
ースポインタ部をそれぞれ複数設け、全管理単位のうち
のアクセス管理の適用部分を複数、独立して設定できる
ようにした請求項２記載のマイクロコンピュータ・シス
テム。４、マイクロコンピュータに、マルチタスク動作環境に
おける現在実行中のタスクを識別するための実行タスク
識別手段と、前記マルチタスク動作環境のタスク数分の
アクセス管理情報部及びベースポインタ部とを設け、前
記実行タスク識別手段により識別されたタスクと対応す
る前記アクセス管理情報部及びベースポインタ部の出力
情報により所定の管理単位のアクセス管理を行うように
した請求項１記載のマイクロコンピュータ・システム。