JPH03225946A - 半導体装置用パッケージ - Google Patents
半導体装置用パッケージInfo
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- JPH03225946A JPH03225946A JP2156790A JP2156790A JPH03225946A JP H03225946 A JPH03225946 A JP H03225946A JP 2156790 A JP2156790 A JP 2156790A JP 2156790 A JP2156790 A JP 2156790A JP H03225946 A JPH03225946 A JP H03225946A
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- Japan
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- leads
- electrical connection
- ceramic substrate
- semiconductor chip
- heat
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000000919 ceramic Substances 0.000 claims abstract description 31
- 230000017525 heat dissipation Effects 0.000 claims description 35
- 238000005219 brazing Methods 0.000 abstract description 2
- 229910052802 copper Inorganic materials 0.000 abstract description 2
- 239000000463 material Substances 0.000 abstract description 2
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- 229910052737 gold Inorganic materials 0.000 abstract 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は熱放散性が優れた半導体装置用パッケージに関
する。
する。
[従来の技術]
第5図は半導体チップが搭載された従来の高放熱型(低
熱抵抗)半導体装置用パッケージの1例を示す一部切欠
斜視図である。
熱抵抗)半導体装置用パッケージの1例を示す一部切欠
斜視図である。
セラミック基板11の中央部にはその上面から下面に貫
通する穴(開口部)が設けられている。
通する穴(開口部)が設けられている。
この開口部は上面の開口幅に比して下面の開口幅が広く
なっており、開口部の側面に段差が設けられている。こ
の段差部におるセラミック基板11の下面と平行な面に
は複数個の接続端子(図示せず)が配列されている。
なっており、開口部の側面に段差が設けられている。こ
の段差部におるセラミック基板11の下面と平行な面に
は複数個の接続端子(図示せず)が配列されている。
セラミック基板11の下面の4辺に沿う縁部には複数本
の電気接続用リード14が下方に向けて導出されている
。この電気接続用リードエ4は所定の間隔で格子状に配
列されており、前記接続端子と電気的に接続されている
。
の電気接続用リード14が下方に向けて導出されている
。この電気接続用リードエ4は所定の間隔で格子状に配
列されており、前記接続端子と電気的に接続されている
。
半導体チップ12は中央部に下方に突出する凸部が設け
られた金属板13の前記凸部の下面に固着されている。
られた金属板13の前記凸部の下面に固着されている。
そして、この金属板13は半導体チップ12を下方にし
て前記開口部に嵌合されており、これにより開口部の上
端を閉塞している。
て前記開口部に嵌合されており、これにより開口部の上
端を閉塞している。
従って、半導体チップ12は電極形成面を下側にして開
口部内に配置されている。
口部内に配置されている。
半導体チップ12の電極形成面に設けられた電極はボン
ディングワイヤ16により前記接続端子に接続される。
ディングワイヤ16により前記接続端子に接続される。
これにより、半導体チップ12の電極は夫々セラミック
基板11の下面の対応する電気接続用リード14に電気
的に接続される。
基板11の下面の対応する電気接続用リード14に電気
的に接続される。
そして、半導体チップ12の下方の開口部の下端はキャ
ップ15により封止されている。
ップ15により封止されている。
半導体チップ12が固着された金属板13の上面には放
熱用のヒートシンク17が接合されている。このヒート
シンク17はその上面に複数の凹凸が規則的に配列され
ており、このため熱放散効率が高くなっている。
熱用のヒートシンク17が接合されている。このヒート
シンク17はその上面に複数の凹凸が規則的に配列され
ており、このため熱放散効率が高くなっている。
この半導体装置用パッケージにおいては、半導体チップ
12がその電極形成面をセラミック基板11の電気接続
用リード14の配設面側に向けて配置される。このよう
な構造をフェースダウン型パッケージという。このフェ
ースダウン型パッケージにおいては、半導体チップ12
から発生した熱は、金属板13を介して、上面に配設さ
れたヒートシンク17に導かれ、このヒートシンク17
から雰囲気中に放散される。即ち、フェースダウン型パ
ッケージにおいては、電気接続方向と放熱方向とが相反
する方向になっている。
12がその電極形成面をセラミック基板11の電気接続
用リード14の配設面側に向けて配置される。このよう
な構造をフェースダウン型パッケージという。このフェ
ースダウン型パッケージにおいては、半導体チップ12
から発生した熱は、金属板13を介して、上面に配設さ
れたヒートシンク17に導かれ、このヒートシンク17
から雰囲気中に放散される。即ち、フェースダウン型パ
ッケージにおいては、電気接続方向と放熱方向とが相反
する方向になっている。
[発明が解決しようとする課題]
しかしながら、上述したフェースダウン型パッケージに
おいては、半導体チップ12が大型化するに伴ってチッ
プ固着部(金属板13の凸部)を大型化しようとしても
、チップ固着部の周囲に設けられた電気接続用リード1
4のために、開口部の開口幅を大きくすることができず
、これにより半導体チップの大型化が困難であるという
欠点がある。
おいては、半導体チップ12が大型化するに伴ってチッ
プ固着部(金属板13の凸部)を大型化しようとしても
、チップ固着部の周囲に設けられた電気接続用リード1
4のために、開口部の開口幅を大きくすることができず
、これにより半導体チップの大型化が困難であるという
欠点がある。
また、−殻内にフェースダウン型パッケージでは、前述
の如く、半導体チップ12から発生した熱を外部に放出
するためにヒートシンク17を設けることが多いが、こ
のヒートシンク17のために半導体装置の実装高が高く
なって実装基板の収容間隔を狭くすることができないと
いう欠点もある。
の如く、半導体チップ12から発生した熱を外部に放出
するためにヒートシンク17を設けることが多いが、こ
のヒートシンク17のために半導体装置の実装高が高く
なって実装基板の収容間隔を狭くすることができないと
いう欠点もある。
本発明はかかる問題点に鑑みてなされたものであって、
熱放散効率が高く、大型の半導体チップを搭載すること
が可能であると共に、実装高を低くすることができる半
導体装置用パッケージを提供することを目的とする。
熱放散効率が高く、大型の半導体チップを搭載すること
が可能であると共に、実装高を低くすることができる半
導体装置用パッケージを提供することを目的とする。
[課題を解決するための手段]
本発明に係る半導体装置用パッケージは、半導体チップ
が搭載されるセラミック基板と、このセラミック基板の
一方の面の前記半導体チップ搭載領域を除く縁部から導
出され所定の間隔で配列された複数本の電気接続用リー
ドと、前記一方の面の前記半導体チップ搭載領域部分か
ら導出され前記電気接続用リードの配列間隔よりも狭い
間隔で配列された複数本の放熱用リードとを有すること
を特徴とする。
が搭載されるセラミック基板と、このセラミック基板の
一方の面の前記半導体チップ搭載領域を除く縁部から導
出され所定の間隔で配列された複数本の電気接続用リー
ドと、前記一方の面の前記半導体チップ搭載領域部分か
ら導出され前記電気接続用リードの配列間隔よりも狭い
間隔で配列された複数本の放熱用リードとを有すること
を特徴とする。
[作用コ
本発明においては、電気接続用リードが設けられたセラ
ミック基板面と同一の面の半導体チップ搭載領域部分に
放熱用リードが設けられている。
ミック基板面と同一の面の半導体チップ搭載領域部分に
放熱用リードが設けられている。
この放熱用リードは半導体チップから発生した熱を外部
に放散するために設けるものであるため、5− 例えば相互に接触しても半導体チップに不都合が発生す
ることはない。従って、電気接続用リードの配列間隔よ
りも狭い間隔で配列することができる。これにより、高
い放熱効率を得ることができる。
に放散するために設けるものであるため、5− 例えば相互に接触しても半導体チップに不都合が発生す
ることはない。従って、電気接続用リードの配列間隔よ
りも狭い間隔で配列することができる。これにより、高
い放熱効率を得ることができる。
また、本発明においては、半導体チップから発生した熱
を電気接続用リード配設面側から外部に放熱するため、
必然的に半導体チップはその電極形成面を電気接続用リ
ード配設面と逆方向に向けてセラミック基板に搭載され
ることになり、セラミック基板の電気接続用リード配設
面を開口する必要がなくなる。これにより、大型の半導
体チップを搭載することが可能になる。
を電気接続用リード配設面側から外部に放熱するため、
必然的に半導体チップはその電極形成面を電気接続用リ
ード配設面と逆方向に向けてセラミック基板に搭載され
ることになり、セラミック基板の電気接続用リード配設
面を開口する必要がなくなる。これにより、大型の半導
体チップを搭載することが可能になる。
更に、前記放熱用リードを設けたので、従来のようなヒ
ートシンクは不要になり、半導体装置の実装高を低くす
ることができる。
ートシンクは不要になり、半導体装置の実装高を低くす
ることができる。
[実施例]
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第1図は本発明の第1の実施例を示す一部切欠6−
斜視図、第2図は同じくその下面図である。
セラミック基板1はその上面の中央に第1の凹所が設け
られており、この第1の凹所の底面の縁部には複数個の
接続端子(図示せず)が配列されて設けられている。ま
た、この第1の凹所の中央部は更に掘り下げられて第2
の凹所となっている。
られており、この第1の凹所の底面の縁部には複数個の
接続端子(図示せず)が配列されて設けられている。ま
た、この第1の凹所の中央部は更に掘り下げられて第2
の凹所となっている。
セラミック基板1の下面の縁部には電気接続用リード4
が所定のピッチで格子状に配列されている。この電気接
続用リード4は前記接続端子と電気的に接続されている
。また、セラミック基板1の下面中央部は放熱領域7に
なっており、この放熱領域7には放熱用リード3が配列
されている。
が所定のピッチで格子状に配列されている。この電気接
続用リード4は前記接続端子と電気的に接続されている
。また、セラミック基板1の下面中央部は放熱領域7に
なっており、この放熱領域7には放熱用リード3が配列
されている。
この放熱用リード3は、その直径が電気接続用リード4
の直径の2/3と細くなっており、その配列ピッチも電
気接続用リード4の配列ピッチの1/2と狭くなってい
る。この放熱用リード3は、Ag又はCu等のろう材に
よりセラミック基板1に接着されている。
の直径の2/3と細くなっており、その配列ピッチも電
気接続用リード4の配列ピッチの1/2と狭くなってい
る。この放熱用リード3は、Ag又はCu等のろう材に
よりセラミック基板1に接着されている。
半導体チップ2はセラミック基板1の前記第2の凹所内
にその電極形成面を上方に向けて固着される。そして、
半導体チップ2の電極はボンディングワイヤ6により前
記接続端子と接続される。
にその電極形成面を上方に向けて固着される。そして、
半導体チップ2の電極はボンディングワイヤ6により前
記接続端子と接続される。
これにより、半導体チップ2の電極は、ボンディングワ
イヤ6及び接続端子を介して、電気接続用リード4と電
気的に接続される。また、この半導体チップ2の上方は
キャップ5により閉塞される。
イヤ6及び接続端子を介して、電気接続用リード4と電
気的に接続される。また、この半導体チップ2の上方は
キャップ5により閉塞される。
なお、前述の放熱領域7は半導体チップ2の搭載領域に
対応し、その周囲の電気接続用リード4の形成領域は半
導体チップ2の搭載領域を除く基板縁部に対応する。
対応し、その周囲の電気接続用リード4の形成領域は半
導体チップ2の搭載領域を除く基板縁部に対応する。
本実施例においては、電気接続用リード4が設けられて
いる面の中央部が放熱領域7となっており、この放熱領
域7に複数本の放熱用リード3が設けられている。そし
て、この放熱用リード3は電気接続用リード4に比して
その直径が小さくなっている。このように放熱用リード
3の直径を小さくすることにより、放熱用リード3が電
気接続用リード4と同一径である場合に比して、パッケ
ージの製造が容易になる。また、cu等の高熱伝導材料
により放熱用リード3を成形する場合に、Cuリード3
とセラミック基板1との間の熱膨張係数の差が大きいた
め、放熱用リード3の直径が小さいほうがセラミック基
板1と放熱用リード3との熱膨張係数の差に起因して発
生する不都合を抑制する効果もある。なお、この放熱用
リード3の直径は放熱性及び製造時の容易性を考慮する
と、実際上的0.12乃至0.3 mmが好ましい。
いる面の中央部が放熱領域7となっており、この放熱領
域7に複数本の放熱用リード3が設けられている。そし
て、この放熱用リード3は電気接続用リード4に比して
その直径が小さくなっている。このように放熱用リード
3の直径を小さくすることにより、放熱用リード3が電
気接続用リード4と同一径である場合に比して、パッケ
ージの製造が容易になる。また、cu等の高熱伝導材料
により放熱用リード3を成形する場合に、Cuリード3
とセラミック基板1との間の熱膨張係数の差が大きいた
め、放熱用リード3の直径が小さいほうがセラミック基
板1と放熱用リード3との熱膨張係数の差に起因して発
生する不都合を抑制する効果もある。なお、この放熱用
リード3の直径は放熱性及び製造時の容易性を考慮する
と、実際上的0.12乃至0.3 mmが好ましい。
第3図は半導体チップが搭載された本実施例に係る半導
体装置用パッケージの実装方法を示す斜視図である。
体装置用パッケージの実装方法を示す斜視図である。
半導体チップが搭載された本実施例の半導体装置用パッ
ケージを配線基板9に実装する場合は、この第3図に示
すように、放熱用リード3及び電気接続用リード4の先
端部のみを半田(Pb−8n合金)8等により配線基板
9に接合することが好ましい。このように実装すること
により、セラミック基板1の下面と配線基板9の表面と
の間に間隙が形成され、この間隙に、例えば強制的に空
気を通流させることにより、放熱性を十分に発揮させる
ことができる。
ケージを配線基板9に実装する場合は、この第3図に示
すように、放熱用リード3及び電気接続用リード4の先
端部のみを半田(Pb−8n合金)8等により配線基板
9に接合することが好ましい。このように実装すること
により、セラミック基板1の下面と配線基板9の表面と
の間に間隙が形成され、この間隙に、例えば強制的に空
気を通流させることにより、放熱性を十分に発揮させる
ことができる。
9−
次に、実際に本実施例の半導体装置用パッケージを製造
しその性能を調べた結果を比較例と比較して説明する。
しその性能を調べた結果を比較例と比較して説明する。
本実施例の半導体装置用パッケージ及び従来の半導体装
置用パッケージ(比較例)をその熱抵抗が同じになるよ
うに製造した。そして、これらの実施例及び比較例につ
いて、搭載可能な半導体チップサイズの最大値、実装高
及びセラミック基板サイズを調べた。その結果を下記第
1表にまとめて示す。
置用パッケージ(比較例)をその熱抵抗が同じになるよ
うに製造した。そして、これらの実施例及び比較例につ
いて、搭載可能な半導体チップサイズの最大値、実装高
及びセラミック基板サイズを調べた。その結果を下記第
1表にまとめて示す。
第1表
この第1表から明らかなように、本実施例に係る半導体
装置用パッケージは、比較例に対して、搭載可能な最大
半導体チップサイズが面積比で4倍、実装高が1/2で
あり、セラミック基板サイ10− ズも著しく小型化される。
装置用パッケージは、比較例に対して、搭載可能な最大
半導体チップサイズが面積比で4倍、実装高が1/2で
あり、セラミック基板サイ10− ズも著しく小型化される。
第4図は本発明の第2の実施例に係る半導体装置用パッ
ケージを示す下面図である。
ケージを示す下面図である。
本実施例が第1の実施例と異なる点は放熱用リード3a
の直径及び配列が異なることにあり、その他の構造は基
本的には第1の実施例と同様であるので、第4図におい
て第2図と同一物には同一符号を付してその詳しい説明
は省略する。
の直径及び配列が異なることにあり、その他の構造は基
本的には第1の実施例と同様であるので、第4図におい
て第2図と同一物には同一符号を付してその詳しい説明
は省略する。
本実施例においては、放熱領域7に設けられた放熱用リ
ード8aの直径が電気接続用リード4の直径と同一であ
り、この放熱用リード3aは千鳥格子状に配列されてい
る。即ち、放熱用リード3aは電気接続用リード4と同
一の配列ピッチで行列方向に設けられていると共に、こ
の行列の隣接する4格子点の中央部にも設けられている
。このため、放熱用リード3aの千鳥格子間隔は電気接
続用リード4の配列ピッチの約60%と短い。
ード8aの直径が電気接続用リード4の直径と同一であ
り、この放熱用リード3aは千鳥格子状に配列されてい
る。即ち、放熱用リード3aは電気接続用リード4と同
一の配列ピッチで行列方向に設けられていると共に、こ
の行列の隣接する4格子点の中央部にも設けられている
。このため、放熱用リード3aの千鳥格子間隔は電気接
続用リード4の配列ピッチの約60%と短い。
本実施例においては、上述の如く放熱用リード3aを千
鳥格子状に配列することにより隣接する放熱用リード3
aの間隔が第1の実施例に比して大きくなるので、放熱
用リード3aの直径を電気接続用リード4と同一にして
も、製造時に不都合が発生しないという効果を得ること
ができる。
鳥格子状に配列することにより隣接する放熱用リード3
aの間隔が第1の実施例に比して大きくなるので、放熱
用リード3aの直径を電気接続用リード4と同一にして
も、製造時に不都合が発生しないという効果を得ること
ができる。
本実施例においても、第1の実施例と同様に、放熱性が
優れており、大型半導体チップを搭載でき、実装高が低
い半導体装置用パッケージを得ることができる。
優れており、大型半導体チップを搭載でき、実装高が低
い半導体装置用パッケージを得ることができる。
[発明の効果]
以上説明したように本発明によれば、電気接続用リード
が設けられたセラミック基板の面の半導体チップ搭載領
域部分に電気接続用リードの配列ピッチよりも狭いピッ
チで放熱用リードを設けたから、セラミック基板に大型
の半導体チップを搭載することが可能であり、この場合
も優れた放熱性が得られる。このため、半導体装置を小
型化することができる。また、従来のようなヒートシン
クが不要であり、半導体装置の実装高が低減される。
が設けられたセラミック基板の面の半導体チップ搭載領
域部分に電気接続用リードの配列ピッチよりも狭いピッ
チで放熱用リードを設けたから、セラミック基板に大型
の半導体チップを搭載することが可能であり、この場合
も優れた放熱性が得られる。このため、半導体装置を小
型化することができる。また、従来のようなヒートシン
クが不要であり、半導体装置の実装高が低減される。
第1図は本発明の第1の実施例を示す一部切欠斜視図、
第2図は同じ”くその下面図、第3図は同しくその半導
体チップが搭載された半導体装置用パッケージの実装方
法を示す斜視図、第4図は本発明の第2の実施例に係る
半導体装置用パッケージを示す下面図、第5図は従来の
高放熱型半導体装置用パッケージの1例を示す一部切欠
斜視図である。 1.11;セラミック基板、2.12;半導体チップ、
3.3a;放熱用リード、4,14;電気接続用リード
、5,15;キャップ、6,16;ボンディングワイヤ
、7;放熱領域、8;半田、9:配線基板、13;金属
板、17;ヒートシンク
第2図は同じ”くその下面図、第3図は同しくその半導
体チップが搭載された半導体装置用パッケージの実装方
法を示す斜視図、第4図は本発明の第2の実施例に係る
半導体装置用パッケージを示す下面図、第5図は従来の
高放熱型半導体装置用パッケージの1例を示す一部切欠
斜視図である。 1.11;セラミック基板、2.12;半導体チップ、
3.3a;放熱用リード、4,14;電気接続用リード
、5,15;キャップ、6,16;ボンディングワイヤ
、7;放熱領域、8;半田、9:配線基板、13;金属
板、17;ヒートシンク
Claims (1)
- (1)半導体チップが搭載されるセラミック基板と、こ
のセラミック基板の一方の面の前記半導体チップ搭載領
域を除く縁部から導出され所定の間隔で配列された複数
本の電気接続用リードと、前記一方の面の前記半導体チ
ップ搭載領域部分から導出され前記電気接続用リードの
配列間隔よりも狭い間隔で配列された複数本の放熱用リ
ードとを有することを特徴とする半導体装置用パッケー
ジ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2156790A JPH03225946A (ja) | 1990-01-31 | 1990-01-31 | 半導体装置用パッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2156790A JPH03225946A (ja) | 1990-01-31 | 1990-01-31 | 半導体装置用パッケージ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03225946A true JPH03225946A (ja) | 1991-10-04 |
Family
ID=12058604
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2156790A Pending JPH03225946A (ja) | 1990-01-31 | 1990-01-31 | 半導体装置用パッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03225946A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5729894A (en) * | 1992-07-21 | 1998-03-24 | Lsi Logic Corporation | Method of assembling ball bump grid array semiconductor packages |
-
1990
- 1990-01-31 JP JP2156790A patent/JPH03225946A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US5729894A (en) * | 1992-07-21 | 1998-03-24 | Lsi Logic Corporation | Method of assembling ball bump grid array semiconductor packages |
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