JPH03220643A - 中央演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、汎用性を有する中央演算処理装置（以下、Ｃ
ＰＵという。）に関する。

（ロ）従来の技術 従来のＣＰ’Ｕは、外部デバイス、特に、リードオンリ
ーメモリ（以下、ＲＯＭという。）、ダイナミックラン
ダムアクセスメモリ（以下、ＤＲＡＭという。）、スタ
ティックランダムアクセスメモリ（以下ＳＲＡＭという
。）などのメモリをアクセス、即ち、リード・ライトす
るために、制御信号として、Ｒ／Ｗ信号、メモリリクエ
スト（以下、ＭＥＲＱという。）信号を有する。

このようなＣＰＵを用いてシステムを構成する場合、Ｃ
ＰＵが有するアドレス空間がＲＯＭ、ＤＲＡＭ、ＳＲＡ
Ｍ等に分割して割り当てられている。そして、この割り
当てられたアドレス空間を実現するために、ＣＰＵの外
部に論理ＩＣで構成したアドレスデコーダを設け、この
アドレスデコーダにてＣＰＵの出力であるアドレス出力
、ＭＥＲＱ信号、Ｒ／Ｗ信号からＲＯＭセレクト信号（
以下、ＲＯＭ５ＥＬという。）、ＤＲＡＭセレクト信号
（以下、ＤＲＡＭＳＥＬという。）を生成し、制御して
いる。

更に、デバイスの種類により、アクセスタイムが異なる
ため、ＣＰＵの外部でウェイトコントロル回路を構成し
、この回路にてウェイト信号を作製し、ＣＰＵに対して
、ウェイトをかける必要が生じる場合ある。

第４図ないし第６図に従い従来のＣＰＵを用いたシステ
ムの構成につき更に説明する。

第４図はアドレス空間のメモリの割り当ての一例を示す
模式図である。

第４図において、アドレス（ＨＥＸ）の「○○○○」〜
「○ＦＦＦＪの４にアドレスはＲＯＭに割り当てられて
おり、ｒｌｏｏＯＪ〜ｒＥＦＦＦ」の５６にアドレスは
ＤＲＡＭ、「Ｆ○○○」〜ｒＦＦＦＦＪの４にアドレス
はＳＲＡＭに割り当てられている。

第５図は従来のＣＰＵでシステムを実現したブロック図
である。

ＣＰＵＩにＲＯＭ２、ＤＲＡＭ３及びＳＲＡＭ４がデー
タバス７及びアドレスバス８を介して接続される。更に
、ＣＰＵＩの外部にアドレスデコーダ５、ウェイトコン
トロール回路６が設けられている。

ＣＰＵＩより出力されるアドレス及び制御信号（ＭＥＲ
Ｑ、Ｒ／Ｗ）はアドレスデコーダ５に人力され、アドレ
スデコーダ５によって生成されたＲＯＭ５ＥＬ、ＤＲＡ
ＭＳＥＬ、ＳＲＡＭ５ＥＬはそれぞれＲＯＭ２、ＤＲＡ
Ｍ３、ＳＲＡＭ４のチップイネーブル（ＣＥ）に入力さ
れる。又アドレスデコーダ５からのＲ／Ｗ出力はＲＯＭ
２のＯＥ端子、並びにＤＲＡＭ３及びＳＲＡＭ４のＲ／
Ｗ端子に入力される。

更に、アドレスデコーダ５の出力はウェイトコントロー
ル回路６に入力され、この回路で生成されたウェイト信
号はＣＰＵＩのＷＡＩＴ端子に入力される。

第６図はアドレスデコーダの具体的な回路構成を示す回
路図である。この図に示すように、ＣＰＵＩが出力する
アドレスの上位４ビツトＡ１２〜Ａ１５とＭＥＲＱがゲ
ート回路としてのＮ０Ｒ２０、ＮＡＮＤ２１、ＮＡＮＤ
２２に夫々入力されてデコードされ、第４図に示したメ
モリの割り当てに従って、ＲＯＭ５ＥＬ、ＤＲＡＭＳＥ
Ｌ、ＳＲＡＭ５ＥＬが生成される。

以上述べたように、従来のＣＰＵでは外部のデバイスに
対して、それを制御する信号として、ＭＥＲＱ、Ｒ／Ｗ
等の信号しか持っていない。

そのため、特にメモリをマツピングするアドレス空間に
おいては、ＲＯＭ、ＤＲＡＭ、ＳＲＡＭ等の異なる種類
をマツピングするため、ＣＰＵの外部にアドレスデコー
ダやウェイトコントロール回路が必要となる。

これはＣＰＵが汎用的に使われる性格を有するため、設
計されるシステムにより用られるメモリの割り当て方が
異なるので、ＭＥＲＱの代わりにＲＯＭ５ＥＬ、ＤＲＡ
ＭＳＥＬ、ＳＲＡＭ５ＥＬ等の信号を用意することがで
きないからである。

更に、メモリの種類や容量、又メーカによりアクセスタ
イムが異なるため、ＣＰＵが実現できる最小のメモリア
クセスタイムからウェイトサイクル数を計算して、その
サイクル期間ウェイトサイクル数を計算して、そのサイ
クル期間ウェイト信号をＣＰＵに対し、出力する回路を
構成しなければならない。

（ハ）発明が解決しようとする課題 以上説明したように、従来装置においては、ＣＰＵの外
部にアドレスデコーダ用の論理ＩＣ、ウェイトコントロ
ール用の論理ＩＣが必要となり、そのＩＣの実装のため
ＣＰＵボートの面積が大きくなったり、ボードコストが
大きくなったりする欠点があった。

更に、アドレスデコーダ用論理ＩＣの遅延時間のため、
アクセスするためのサイクル数が多くなったり、クロッ
ク周波数が小さくなったり、速いアクセスタイムのメモ
リを使わなければならないというようなシテスムのコス
ト及びスピードの点で不具合を生じている。

本発明は上述した従来の難点を解消し外付のＩＣ等を不
要にした汎用性を有するＣＰＵを提供することをその課
題とする。

（ニ）課題を解決するための手段 本発明は、初期設定時に、ＣＰＵの全メモリアドレス空
間がリードオンリーメモリを選択する領域に設定され、
外部メモリから読取った情報にて、メモリアドレス空間
の境界アドレス及びアクセスサイクル数をＣＰＵ内の記
憶領域に書込み、この境界アドレスによりメモリアドレ
ス空間を設定しアクセスサイクル数報によりアクセスサ
イクル数を可変にすることを特徴とする。

（ホ）イ乍用 本発明のＣＰＵは、外部より読取った情報に基いてメモ
リアトｌメス空間が設定されることにより、ＣＰＵから
出力する制御信号を外部より自由に変更できる。従って
、外付のアドレスデコーダやウェイトコントロール回路
等を省略することができる。

（へ）実施例 以下、本発明の実施例につき図面を参照して説明する。

本発明のＣＰ　Ｕ　］、　Ｏは、外部制御信号として、
ＲＯＭ５ＥＬ、ＤＲＡＭＳＥＬ、ＳＲＡＭ５ＥＬＲ／Ｗ
信号等多数の種類の信号を出力できるように、外部メモ
リからのデータによりＣＰＵ　１０内部の記憶領域が書
き換えられる。

第３図は本発明のＣＰＵｌ０を用いてシステムを構成し
た場合のブロック図である。

この第３図に示すように、ＣＩ）　Ｕ　１０に、ブタバ
ス７及びアドレスデータバス８を介して、ＲＯＭ２、Ｄ
ＲＡＭ３、及びＳＲＡＭ４が接続されている。

そして、前述したように、ＣＰ　Ｕ　ｌ○のアドレス端
子からは、接続される各素子に対応したＲ　ＯＭ　Ｓ　
Ｅ　Ｌ、Ｄ　ＲＡＭ５　Ｅ　Ｉ−、Ｓ　ＲＡＭ５ＥＬ、
Ｒ／Ｗ信号がアドレスデータバス８に出力され、この信
号により各素子がアクセスされる。

このように、ＣＰＵｌ０からは夫々の素子に対応した制
御信号が直接出力されるので、従来のようにアドレスデ
コーダやウェイトコントロール回路などを外部に設ける
必要がなくなる。

ところで、ＣＰＵｌ０は汎用的に使用される性格を有す
るため、システムの構成の方法によって、ＲＯＭ２、Ｄ
ＲＡＭ３、及びＳＲＡＭ４等の割合が異なるため、ＲＯ
Ｍ５ＥＬ、ＤＲＡＭＳＥＬ、ＳＲＡＭ５ＥＩ−との制御
信号はそれを出力ずべきアドレスが設計されるシステム
毎に相違する。

そこで、本発明におけるＣＰＵｌ０は電源オン時に、全
メモリアドレス空間にＲＯＭ５ＥＬが割り当てられ、Ｒ
ＯＭ２のみがアクセス可能に構成されている。そして、
ＤＲＡＭ３、ＳＲＡＭ４をアクセスするために、まずＲ
ＯＭ２に夫々の境界アドレスを記憶させておき、そのＲ
ＯＭ２をＣＰ　Ｕ　］、　Ｏが最初にアクセスする。こ
のＲＯＭ２より、例えば、第４図に示すような「ｌＯ○
０」及びｒＦ　ＯＯＯ」の境界アドレスが読出され、Ｃ
ＰＵｌ０の内部記憶領域、例えば内部のレジスタに読み
込むことによって、ＤＲＡＭＳＥＬ、ＳＲＡＭ５ＥＬに
割り当てられるメモリアドレス空間が決定される。そし
て、そのアドレスに応した制御信号をＣＰＵｌ０が出力
する。

次に本発明のＣＰＵｌ０の具体的な実施例につき第１図
に従い説明する。

この実施例においてはＣＰＵ　１０内部に外部に出力す
べきアドレスを保持するためのアドレスレジスタ１１と
外部のＲＯＭ２のデータで書き換えられるプログラマブ
ルなレジスタ１２．１３、■４を備える。

このレジスタ１２．１３には境界アドレスが書込まれ、
レジスタ１４にはウェイトザイクルに対応するデータが
書込まれる。

そして、アドレスレジスタ１１、レジスタ１２．１３の
出力はコンパレータ１５へ入力される。このコンパ１ノ
ータ】５から各素子を選択するためのＲＯＭ５ＥＬ、Ｄ
ＲＡＭＳＥＬ、ＳＲＡＭ５ＥＬが出力され、ＣＰＵｌ０
のアドレス端子より各制御信号が出力される。

又、レジスタ１６の出力はサイクル制御部に入力され。

このレジスタ１４に書込まれたデータに応して、ＣＰＵ
ｌ０のサイクルスピードが設定される。

尚、本実施例ではＣＰＵｌ０のアドレス空間の境界アド
レスが２っであるから、その数に対応して２個のレジス
タＪ２．１３が用意されている。

即ち、このレジスタは境界アドレスの数に対応し０ た数だけ必要であり、境界アドレスが３個になれば３個
必要になる。

次に、本実施例により、第４図に示すアドレス空間のメ
モリの割り当てを行う場合につき説明する。

アドレスレジスタ１１には、１６本のアドレスのうち上
位４ビツト（Ａ１５〜Ａ１２）を保持しているとし、レ
ジスタ１２．１３は夫々４ビツトレジスタ１４は６ビツ
トで構成されており、レジスタ１２．１３．１４は電源
オン時に、「１１１１」、ｒｌ　１１１Ｊ、ｒｌ　１１
１１１Ｊに初期設定される。このため電源オン時にＣＰ
Ｕｌ０の全アドレス空間にわたって、ＲＯＭ５ＥＬが出
力され、ＲＯＭ２がアクセスされる。そして、ＲＯＭ２
に書込まれた境界アドレス等のデータがレジスタ１２．
１３、及び１４に書込まれる。その結果、レジスタ１２
にはｒｏｏｏＯＪ、レジスタ１３にはｒｌｌｌＯＪとい
うデータが書込まれ、レジスタ１４にはｒｌｌｌｏｏｌ
Ｊというデータが書込まれる。

１ そして、アドレスレジスタ１１の値及びレジスタ１２．
１３の値がコンパレータ１５に入力されコンパレーク１
５は以下の条件に応じて、ＲＯＭ５ＥＬ、ＤＲＡＭＳＥ
Ｌ、ＳＲＡＭ５ＥＬを出力する。

レジスタ１２の値≦アドレスレジスタ１１の値の場合は
ＲＯＭ５ＥＬ レジスタ１２の値〈アドレスレジスタ１１の値≦レジス
タ１３の値の場合はＤＲＡＭＳＥＬレジスク１３の値く
アドレスレジスタ１１の値の場合はＳＲＡＭ５ＥＬ が出力される。

このようにレジスタ１２．１３の値を「００００」、ｒ
ｌｌｌＯＪとすることで、第４図に示すメモリの割り当
てが行える。

また、コンパレータ１５の出力であるＲＯＭ５ＥＬ、Ｄ
ＲＡＭＳＥＬ、ＳＲＡＭ５ＥＬの出力とレジスタ１４の
出力はサイクル制御部１６へ入力される。そして、レジ
スタ１４の６ビツトのデータを上位２ビツトをＲＯＭウ
ェイトサイクル、　２ 中位２ビツトをＤＲＡＭウェイトサイクル、下位２ビツ
トをＳＲＡＭウェイトサイクルに割り当てることにより
、本実施例のように、ｒｌ　１１００１」というデータ
を書込むことで、本発明のＣＰＵｌ０は基本メモリサイ
クルに対して、ＣＰＵｌ０内で、ＲＯＭアクセスの場合
は３サイクル、ＤＲＡＭアクセスの場合は２サイクルタ
イムＭアクセスの場合には１サイクルのウェイトをかけ
ることができる。

このように、本実施例によれば、まずＲＯＭ２がアクセ
スされ、このＲＯＭ２より、そのシステムに応じたデー
タが各レジスタ１２．１３．１４に書込まれ、個々のシ
ステムに応じたメモリの割り当てや、ウェイトサイクル
がプログラムされる。

第２図は本発明の他の実施例を示すブロック図である。

この実施例においては、第１図のレジスタ１２．１３と
コンパレータ１５の代わりに、３ビツトＸ１６ワードの
ＳＲＡＭ１８を用いたものである。このＳＲＡＭ１８に
、ＲＯＭ２より読出　３ された境界アドレスなどのデータが書きこまれる。そし
て、アドレスレジスタ１１のＭＳＢ側の４ビツトがＳ　
ＲＡＭ　１８の４ビツトのアドレスラインに入力するこ
とで、ＲＯＭ５ＥＬ、ＤＲＡＭＳＥＬ、ＳＲＡＭ５ＥＬ
を出力する゛ように構成されている。

続いて、第７図ないし第９図を参照して、第１図及び第
２図に示した本発明の実施例の動作シーケンスと従来の
動作シーケンスについて説明する。

第７図は第１図の動作シーケンスを示し、リッセット後
動作を開始すると、まず外部メモリとしてのＲＯＭ２が
アクセスされる。この外部ＲＯＭ２内に予め設計される
システムに応じたメモリの割り当て、サイクルタイムな
どのデータが書込まれている。そして、このデータをレ
ジスタ１２．１３．１４に書込み、各レジスタの値を書
き換える。前述したように、このレジスタのデータ書き
換えによって、システムに応じたメモリのアドレス空間
の割り当て及びサイクルタイムが設定され　４ る。

そして、第１図では示していないが、従来のＣＰＵと同
しく、プログラムカウンタの内容を外部ＲＯＭ２よりロ
ードし、このプログラムカウンタの値を用いて命令のフ
ェッチが開始される。

第８図は第２図の動作シーケンスを示し、リッセット後
動作を開始すると、まず外部ＲＯＭ２がアクセスされる
。この外部ＲＯＭ２内に予め設計されるシステムに応じ
たメモリの割り当て、サイクルタイムなどのデータが書
込まれている。そして、このデータをＳＲＡＭ１８及び
レジスタ１４に書込み、ＳＲＡＭ１８、レジスタ１４の
値を書き換える。前述したように、このＳＲＡＭ１８及
びレジスタ１４のデータ書き換えによって、システムに
応じたメモリのアドレス空間の割り当て及びサイクルタ
イムが設定される。

そして、同様にプログラムカウンタの内容を外部ＲＯＭ
２よりロードし、このプログラムカウンタの値を用いて
命令のフェッチが開始される。

第９図は従来の動作シーケンスを示し、リッセ　５ ット後動作を開始すると、直ちに、プログラムカウンタ
の内容を外部ＲＯＭ２よりロードし、このプログラムカ
ウンタの値を用いて命令のフェッチが開始される。従っ
て、このものにおいては、システムに応した制御信号を
ＣＰＵが作成することはできず、外付のアドレスデコー
ダやウェイトコントロール回路により各種信号を作成し
なければならない。

（ト）発明の詳細 な説明したように、本発明によれば、システム設計に応
じて設定されたアドレス空間のメモリ領域などのデータ
を予め記憶させた外部メモリからＣＰＵ内部の記憶領域
に書込むことにより、ＣＰＵが外部デバイスに対して出
力する制御信号を自在に出力させることができるので、
外付のアドレスデコーダ、ウェイトコントロール回路な
どが不要になり、論理ＩＣ実装用のボードエリアが小さ
く出来るとともにコストを低減することができる。

更に、デコーダ用の論理ＩＣを使用しないの　６ で、デコード用ＩＣの遅延時間がなくなり、システムの
高速化が図れる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す要部ブロック図、第２
図は本発明の他の実施例を示す要部ブロック図、第３図
は本発明のＣＰＵを用いてシステムを構成したブロック
図である。 第４図はアドレス空間のメモリの割り当ての一例を示す
模式図である。 第５図は従来のＣＰＵを用いてシステムを構成したブロ
ック図、第６図はアドレスデコーダを示す回路図である
。 第７図ないし第９図は動作シケーンスを示すフロー図で
あり、第７図は第１図に、第８図は第２図に、第９図は
従来装置に夫々対応する。 １．１０・・・ＣＰＵ、２・・・ＲＯＭ、３・・・ＤＲ
ＡＭ、４・・・ＳＲＡＭ、１１・・・アドレスレジスタ
、１２．１３．１４・・・レジスタ、１５・・・コンパ
レータ、１６・・・サイクル制御部、１８・・−３ＲＡ
Ｍ。

Claims (1)

【特許請求の範囲】
1. （１）初期設定時に、中央演算処理装置の全メモリアド
   レス空間がリードオンリーメモリを選択する領域に設定
   され、外部リードオンリーメモリから読取った情報にて
   、メモリアドレス空間の境界アドレス及びアクセスサイ
   クル数を中央演算処理装置内の記憶領域に書込み、この
   境界アドレスによりメモリアドレス空間を設定しアクセ
   スサイクル情報よりアクセスサイクルを可変にすること
   を特徴とする中央演算処理装置。