JPH03219346A - データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １産業上の利用分野〕 この発明は、データ処理システムに関し、例えば、それ
ぞれ独立してデータ処理を行う複数のマイクロプロセッ
サを備えたデータ処理システムに利用して有効な技術に
関するものである。

〔従来の技術〕

バッファ記憶方式を採用したマイクロコンピュータシス
テムにおいて、ダイナミック型ＲＡＭ（ランダム・アク
セス・メモリ）等からなるメインメモリ装置内の情報の
うち使用穎度の高いものをキャシュメモリ内に入れてお
いて、これをキャッシュ・コントローラと呼ばれる記憶
管理装置によって制御し、システムのスルーブツトを向
上させるようにしたものがある。

キャッシュメモリは、マイクロプロセッサから出力され
るアドレスによってアクセスされ、所望のデータがキャ
ッシュメモリ内にあると、つまりキャッシュがヒントす
ると、マイクロプロセッサがメインメモリからではなく
高速のキャシュメモリから直ちにデータを得ることがで
きる。キャシュ・コントローラは、マイクロプロセ、す
から出力されるアドレスと内部のアドレス（タグ）とを
比較して、所望のデータがキャシュメモリ内に無いと判
定すると、ミスヒントを示す信号を出力する。すると、
マイクロプロセッサはメインメモリをアクセスしてメイ
ンメモリ側からデータを得るようになっている。

このようなキャシュメモリに関しは、例えば日経マグロ
ウヒル社１９８７年１１月１６日付ｒ日経エレクトロニ
クス謙頁１７０がある。

〔発明が解決しようとする課題〕

マイクロコンピュータシステムにおけるデータ処理の高
速化のために、複数のマイクロプロセッサを並列につな
ぐことが考えられいてる。このような並列マイクロプロ
セッサを持つマイクロコンピュータシステムでのキャッ
シュメモリの扱い方に有効な方法がない。

この発明の目的は、並列マイクロプロセッサとそれに好
適なキャッシュメモリとを備えたデータ処理システムを
提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、キャッシュメモリに複数のマイクロプロセッ
サと一対一に対応した入出力ポートを持たせてシステム
を構成する。

〔作　用〕

上記した手段によれば、キャッシュメモリが複数のマイ
クロプロセッサと独立してデータ転送を行うことが可能
になるためデータ処理の高速化が可能になる。

〔実施例〕

第１図には、この発明に係るデータ処理システムの一実
施例のブロック図が示されている。

この実施例のデータ処理システムでは、データ処ｆｌの
高速化のために２つのマイクロプロセッサＭＰＵＩとＭ
ＰｔＪ２が並列にそれぞれ独立にデータ処理を行うよう
にされる。そして、メインメモリとのデータ転送を高速
に行うためキャンシュメモリが用いられる。この場合、
キャシュメモリは、上記２つのマイクロプロセッサＭＰ
ＵＩとＭＰＵ２に対応した２つのポートを持つようにさ
れる。すなわち、マイクロプロセッサＭＰＵＩとＭＰＵ
２は、それぞれに対応して設けられるポートを利用して
、同一アドレスに対する同時アクセスを除いてキャッシ
ュメモリとの間でそれぞれ独立してデータを授受できる
ようにしている。

マイクロプロセッサＭＰＵＩとＭＰＵ２は、アドレスバ
スＡＤＩ、ＡＤ２、データバスＤＴＩ。

ＤＴ２及びコントロールバスＣＳＩ、Ｃ３２を介してキ
ャシュメモリの２つのポートに結合される。

キャシュメモリの他の残り１つのポートＡＤ”ＤＴ’及
びＣ８°は、メモリバスに結合される。

メモリバスには、ＭＳ　（メインストレージ）コントロ
ーラ回路を介してグイナミソク型ＲＡＭ等からなるメイ
ンメモリか結合される。また、このようなメインメモリ
の他、上記のメモリバス上には必要に応じてリード・オ
ンリー・メモリ　（ＲＯＭ）、入出力ポートＩ１０及び
システムハスアダプタが接続される。システムバスアダ
プタには、フレームハソファを介してデイスプレィＣＲ
Ｔ等の端末装置、ファイルコントローラを介してフロッ
ピーメモリ装置ＦＤやハードディスクメモリＨＤ等の磁
気メモリ装置が接続される。また、これらの外部メモリ
装置とメインメモリ等との間でマイクロプロセッサＭＰ
Ｕを介在させないでデータ転送を行う直接メモリアクセ
ス制御装置ＤＭＡＣが設けられる。これらの各装置は、
上記システムバスアダプタにより設けられるシステムバ
ス上に搭載される。

第２図には、この発明に用いられるキャッシュメモリの
一実施例のブロック図が示されている。

同図のキャッシュメモリは、公知の半導体集積回路の製
造技術によって１つの半導体基板上において形成される
。

この実施例のキャッシュメモリは、特に制限されないが
、メモリ部とコントロール部とから構成される。メモリ
部は、ディレクトリメモリＤＬＭと、データメモリＤＴ
Ｍ及びバッファメモリＢＭ及びライトバッファＷＢとか
ら構成される。コントロール部は、Ｌ　ＲＵ　（Ｌｅａ
ｓｔ　Ｒｅｃｅｎｔｌｙ　Ｕｓｅｄ）方式のブロック置
換制御回路ＬＲＬＩ、タグ比較回路ＴＣＰ及びこれらの
回路の制御するコントロール回路ＣＮＴとから構成され
る。

上記ライトバッファＷＢは、書き込みアドレス及び書き
込みデータを一時的に保持するものであり、マイクロプ
ロセッサＭＰＵＩ、ＭＰＵ２は、書き込みモードのとき
、後述するように上記ライトバッファＷＢへの書き込み
をもって書き込み動作を終了させる。ライトバッファＷ
Ｂは、２つの内部バスに接続される。一方の内部アドレ
スバスＡＤとデータバスＤＴは、マイクロブロセ・２す
ＭＰＵＮ、ＭＰＵ２に対応した２ポートの対応したハス
から構成される。すなわち、前記第１図に示したアドレ
スバスＡＤＩ、ＡＤ２、及びデータバスＤＴｉＤＴ２に
接続される。他方の内部アドレスバスＡＤ’　　とデー
タバスＤＴ’　　は、後述するようなメインメモリ側の
ハスと結合される残り１つのポートに接続される。

メインメモリをアクセスするためのアドレス信号は、こ
のライトバッファＷＢを介してメインメモリに伝えられ
る。ライトバッファＷＢは、上記２つのマイクロプロセ
ッサＭＰＵＩ、ＭＰＵ２に対応した２つのアドレス部と
データ部から構成される。ライトバッファＷＢのうち、
データが格納される２つのデータバッファは読み出し動
作のときにも利用され、キャッシュメモリ又はメインメ
モリから読み出されたデータは、−旦このデータバッフ
ァを通ってマイクロプロセッサＭＰＵＩ。

ＭＰＵ２が結合されるデータバスＤＴＩ、ＤＴ２に読み
出される。すなわち、上記データ部・ソファは、それぞ
れのマイクロプロセッサＭＰＵＩ、ＭＰＵ２に対応した
双方向ハスドライ八としての機能も持つものである。

バッファメモリＢＭは、キャッシュメモリからのデータ
読み出しのとき又はメインメモリとキャッシュメモリと
の間でのデータ転送のときデータをブロック単位で転送
するときに用いられる。例えばメインメモリとキャッシ
ュメモリのデータメモリＤＴＭとの間のデータ転送は、
上記バッファメモリＢＭを介してブロック単位で行われ
る。また、キャッシュヒントのときの読み出しは、上記
バッファメモリＢＭに読み出された１ブロツクのデータ
のうち１ワードが選ばれて出力される。このバッファメ
モリＢＭは、上記マイクロプロセッサＭＰＵＩ　　ＭＰ
Ｕ２に対応した２つの回路から構成され、データメモリ
ＤＴＭの２つのポートと一対一に対応される。

このバッファメモリＢＭは、上記のようなデータ転送の
ためにメインメモリ側とのデータ授受を行うポートと、
データメモリＤＴＭとのデータ授受を行うポートとを持
つデュアルポートのレジスタから構成される。上記デー
タメモリＤＴＭに対しては、そこから読み出されたデー
タを直接にメインメモリ側の内部データバスＤＴ’　に
出力させる信号パスも設けられる。それ故、データメモ
リＤＴＭは３ポートから構成される。

ディレクトリメモリＤＬＭは、データメモリＤＴＭの同
一カラム位置に格納されているデータのメインメモリ上
でのアドレスの上位数１０ビツトのアドレス信号がアド
レスタグとして格納されている。マイクロプロセッサＭ
ＰＵ１．ＭＰＵ２よりキャッシュメモリのアドレスバス
ＡＤ１．ＡＤ２に与えられるアドレス信号のうち、カラ
ムアドレス部ＣＬＭが、ディレクトリメモリＤＬＭとデ
ータメモリＤＴＭの共通のデコーダに供給される。

これにより、ディレクトリメモリＤＬＭからのアドレス
タグと、データメモリＤＴＭからのデータとが同時に出
力される。このうち、データメモリＤＴＭからは１ブロ
ツク分のデータが一括して読み出され、それがバッファ
メモリＢＭに転送される。

上記ディレクトリメモリＤＬＭから読み出されたアドレ
スタグは、タグ比較回路ＴＰＯの一方の入力に供給され
る。このタグ比較回路ＴＰＣも、上記２つのマイクロプ
ロセッサＭＰＵＩ、ＭＰＵ２に対応して２回路分設けら
れる。このタグ比較回路ＴＣＰの他方の入力には、すて
にマイクロプロセッサＭＰＵＩ、ＭＰＵ２側がらそれぞ
れ与えられたアドレスＡＤＩ、ＡＤ２のうち、タグ部の
アドレスＴＡＧが供給されている。したがって、タグ比
較回路ＴＣＰは、上記ディレクトリメモリＤＬＭからア
ドレスタグが出力されると、直ちに比較動作を行い一致
（キャッシュヒント）が不一致（ミスヒツト）かを示す
信号ＣＨを形成して出力する。

キャッシュヒントであると、データメモリＤＴＭ内の対
応するカラム位置から読み出されて、バッファメモリＢ
Ｍに転送されている１ブロック分のデータのうち、アド
レスの下位２ビツトにより指定される１ワードのデータ
が図示しないセレクタによって選択され、データバスＤ
Ｔ’及びデータバッファＷＢ及びデータバスＤＴＩ、Ｄ
Ｔ２を通してマイクロプロセッサＭＰＵＩ、ＭＰＵ２側
に伝えられる。

ミスヒツトであると、上記内部アドレスバスＡＤｉ、Ａ
Ｄ２、ライトハソファＷＢのそれぞれ対応するアトレス
ハソファ及び内部アドレスバスＡＤ”を通してメインメ
モリハスにアドレス信号が伝えられてメインメモリがア
クセスされて、データの読み出しが行われる。そして、
メインメモリから読み出されたデータは、メインメモリ
のデータバス、上記内部ハスＤＴ’　、データバッファ
及び内部バスＤＴＩ、ＤＴ２を通してマイクロプロセッ
サＭＰＵＩ、ＭＰＵＺ側に伝えられる。なお、上記メイ
ンメモリバスは、上記２つのマイクロプロセッサＭＰＵ
ＩとＭＰＵ２やＤＭＡＣが使うため、その競合を避ける
ため適当なバスアービトレーションによりパス権を獲得
することを前提とするものである。

データの書き込み時にミスヒントが生じると、ライトハ
ソファＷＢに保持されたアドレス信号と書き込みデータ
により、メインメモリをアクセスして書き込み動作か行
われる。このとき、キャッシュメモリにも上記対応する
ポートを利用してそのアドレスとデータの格納が並行し
て行われるものである。

上記ディレクトリメモリＤＬＭには、特に制限されない
が、各カラム毎に１ピントづつマイクロプロセッサＭＰ
ＵＩ、ＭＰＵ２が要求するデータがメインメモリからキ
ャソシュメモリヘブロソク転送中であるか否かを示す転
送ビットが設けられている。また、バッファメモリＢＭ
の各ワード毎に対応してデータが有効であるか無効であ
るかを示す制御ビットが設けられている。

これらの各制御ビットの状態は、コントロール回路ＣＮ
Ｔにより監視され、データの転送制御に反映されるとと
もに、コントロール回路ＣＮＴがデータ転送の流れに応
じて上記ビ・ノドの書き換えを行う。

例えば、マイクロプロセッサＭＰＬ１１から与えられた
アドレスのタグ部の比較の結果、キャッシュヒ、トシた
場合にはカラム位置のビットを調べて、論理“０”なら
所望のデータがデータメモリＤＴＭ内にあるので、その
データメモリＤＴＭのデータを内部データバスＤＴ”を
介してデータバッファに入力するとともに、キャッシュ
ヒント信号をマイクロプロセッサＭＰＵＩへ返す。

キャッシュヒントの場合でも転送ビットが論理“１”な
ら、所望のデータはバッファメモ９８Ｍ内にあるので、
ハ′ソファメモリＢＭ内の制御ヒツトを調べて、論理“
１”のときにはそのワードデータを内部データバスＤＴ
’　を介してデータバッファに入力して、キャッシュヒ
ント信号をマイクロプロセッサＭＰＵＩへ返す。上記制
御ビットが論理“０”なら、メインメモリからのデータ
転送により制御ビットが論理“１”になるまで待ち、論
理“１”になった時点でそのワードデータを内部データ
バスＤＴ’　を介してデータバッファに入力して、キャ
ッシュヒント信号をマイクロプロセッサＭＰＵＩへ返す
。

これとともに、コントロール回路ＣＮＴは、フロック転
送要因が発生すると、まずディレクトリメモリＤＬＭ内
の対応するビットを論理“１”にセットしてからデータ
転送を開始し、その転送状態に応してバッファメモリＢ
Ｍの制御ヒントを論理“１”ム二セントし、ブロック内
のすべてのワードデータの制御ビットが論理“ｌ”にな
った時点でハソファメモリＢＭ内のデータをメインメモ
リ又はデータメモリＤＬＭへ転送する。この転送が終了
すると、制御ビット及びディレクトリメモリＤＬＭ内の
転送ビットを論理“０”にリセットする。このことは、
マイクロプロセッサＭＰＵ２かのアクセスに対しても同
様である。

第３図には、上記キャシュメモリに用いられるマルチポ
ート機能をもつＲＡＭの一実施例の要部回路図が示され
ている。同図のＲＡＭは、公知のＣＭＯ３集積回路技術
によって１個の単結晶シリコンのような半導体基板上に
形成される。この実施例では、図面が複雑になるのを防
ぐために、２ポートを持つＲＡＭに向けられている。同
図において、ＰチャンネルＭＯＳ　Ｆ　ＥＴは、そのチ
ャンネル部分（バックゲート部）に矢印が付加されるこ
とによってＮチャンネルＭＯ３ＦＥＴと区別される。ま
た、特に説明しないときはＭＯＳＦＥＴは、Ｎチャンネ
ル型である。

メモリアレイは、代表として例示的に示されているマト
リ・、クス配置された複数のメモリセルＭＣ、ワード線
ＷＬＯ，ＷＲＯないしＷＬｎ、ＷＲｎ及び相補データ線
ＤＬＯ，ＤＬＯ及びＤＲＯＤＲＯ等から構成されている
。

メモリセルＭＣのそれぞれは、互いに同じ構成にされ、
図示しないが、ゲートとドレインが互いに交差接続され
、かつソースか回路の接地点に結合されたＮチャンネル
型の一対の記憶ＭＯ３ＦＥＴと、この記憶ＭＯ３ＦＥＴ
のドレインと電源端子との間に設けられたポリシリコン
層からなる高抵抗とを含んでいる。上記記憶ＭＯＳ　Ｆ
　ＥＴの各ドレインと相補データ線ＤＬＯ，ＤＬＯ及び
ＤＲＯ，ＤＲＯ等との間にＮチャンネル型の伝送ゲート
ＭＯ３ＦＥＴがそれぞれ設けられている。同じ行（ワー
ド線方向）に配置されたメモリセルの伝送ゲートＭＯ３
ＦＥＴのゲートは、例示的に示された対応する２つのワ
ード線ＷＬＯ，ＷＲＯに共通に接続され、同じ列に配置
されたメモリセルの入出力端子は、それぞれ例示的に示
された対応する一対の相補データ線（ビット線又はディ
ジ“ソトれ接続されている。他の行（ワード線ＷＬｎ、
ＷＲｎ）や列（相補データ線）に設けられるメモリセル
についても上記と同様である。

この実施例のメモリセル及びメモリアレイは、上記ポリ
シリコン抵抗素子に代えてＰチャンネルＭＯＳ　Ｆ　Ｅ
Ｔを用いるものであってもよい。ただし、高集積化のた
めには高抵抗を用いることが望ましい。すなわち、ポリ
シリコン抵抗を用いた場合、記憶ＭＯＳ　Ｆ　ＥＴのゲ
ート電極上に形成できるとともに、それ自体のサイズを
小型化できる。

そして、ＰチャンネルＭＯ３ＦＥＴを用いたときのよう
に、記憶ＭＯ３ＦＥＴから比較的大きな距離を持って離
してＰチャンネルＭＯ５ＦＥＴを設けねばならないこと
がないので半導体チップ上に無駄な空白部分が生しない
。

同図において、特に制限されないが、相補データ線ＤＲ
Ｏ，ＤＲＯは、スイッチＭＯＳ　Ｆ　ＥＴＱ５、Ｑ６等
を介してＣＭＯＳランチ形態のセンス７ンブの入出カッ
−）’ＮＯ，ＮＯに接続される。

この入出力ノードＮＯ，ＮＯは、サブ相補データ線とも
呼ぶことができる。上記ＣＭＯＳランチ形態のセンスア
ンプは、ＰチャンネルＭＯＳ　Ｆ　ＥＴＱ８．ＱＩＯと
ＮチャンふルＭＯ３ＦＥＴＱ９Ｑｌｌとからそれぞれ構
成されたＣＭＯＳインバータ回路の入力と出力とが互い
に交差されて構成される。例示的に示されている他の相
補データ線にも同様なスイッチＭＯＳ　Ｆ　ＥＴを介し
てセンスアンプが結合される。これら各相補データ線Ｄ
ＲＯ，ＤＲＯ等に対応して設けられるセンスアンプは、
いわばカラムアンプとしての動作を行うものである。

これらのセンスアンプを構成するＰチャンネルＭＯ３Ｆ
ＥＴＱ８．ＱＩＯ等のソースは、共通ソース線ＰＳに接
続される。この共通ソース線ＰＳにはＭＯ３ＦＥＴＱ２
６を介して動作電圧が供給される。上記ＭＯ３ＦＥＴＱ
２６は、特に制限されないか、ゲートに定常的に接地電
位が供給されることによって定常的にオン状態にされて
いる。

このようにしたのは、次に説明するようなプリチャージ
動作のためである。上記センスアンプを構成するＮチャ
ンネルＭ’０３ＦＥＴＱ９．Ｑｌ　１等のソースは共通
ソース線ＮＳに結合される。共通ソース線ＮＳには、セ
ンスアンプを活性化させるタイミングパルスＳＡを受け
るＮチャンネルＭＯ３ＦＥＴＱ２７を介して回路の接地
電位が与えられる。これにより、センスアンプは、タイ
ミングパルスＳＡがハイレベルになってＮチャンネルＭ
Ｏ３ＦＥＴＱ２７がオン状態になったとき、増幅動作に
必要な動作電流の供給が行われるので、相補データ線Ｄ
ＲＯ，ＤＲＯ等を通して伝えられた信号の増幅動作を開
始する。

上記相補データ線ＤＲＯ，ＤＲＯ等の間には、プリチャ
ージ信号ＰＣＲを受けるＰチャンネル型のスイッチＭＯ
３ＦＥＴＱ７等が設けられる。これらのスイッチＭＯ３
ＦＥＴＱ７等は、プリチャージ動作のときオン状態にな
り、上記センスアンプを構成するＰチャンネルＭＯ３Ｆ
ＥＴＱ８．Ｑ１０等及びセンスアンプの共通ソース線Ｐ
Ｓに動作電圧を供給するＰチャンネルＭＯ８ＦＥＴＱ２
６を介して供給される相補データ線ＤＲＯ，ＤＲ０等の
ブリチャージレベルを等しくするために設けられる。こ
のようにセンスアンプのＰチャンネルＭＯＳ　Ｆ　ＥＴ
を利用してプリチャージ回路を構成するものであるため
、回路素子の低減を図ることができる。

なお、相補データｖＡＤＲＯ，ＤＲＯ等に、電源電圧Ｖ
ｃｃを供給するプリチャージＭＯＳ　Ｆ　ＥＴを設ける
構成としてもよい。例えば、上記タイミングパルスＰＣ
Ｒを受けて電源電圧Ｖｃｃを伝えるＰチャンネルＭＯ３
ＦＥＴを各相補データ線ＤＲＯＤＲＯ等に設けるように
すればよい。

上記相補データ線ＤＲＯ，ＤＲＯ等とそれに対応するセ
ンスアンプの入出力ノードＮｏ、Ｎ（１の間に設けられ
たスイッチＭＯ３ＦＥＴＱ５．Ｑ６のゲートには、タイ
ミングパルスＤＹＣが供給される。

上記タイミングパルスＤＹＣは、メモリアレイの１つの
ワード線ＷＲＯ等か選択され、１つのメモリセルの記憶
情報が対応する相補データ線ＤＲＯ，ＤＲＯ等に読み出
され、センスアンプの増幅動作に必要な信号量が得られ
た時点で）＼イレベルからロウレベルに変化させられる
。これと同期してセンスアンプを活性化させるタイミン
グパルスＳＡがロウレベルからハイレベルにされる。上
記タイミングパルスＤＹＣのロウレベルへの変化により
スイッチＭＯ３ＦＥＴＱ５．Ｑ６等がオフ状態になり、
相補データＩＤＲＯ，ＤＲＯ等とセンスアンプの入出力
ノードＮｏ、Ｎｏ等が分離される。したがって、センス
アンプは、上記入出力ノードＮｏ、ＮＯのみが負荷とな
り、上記伝えられた信号を高速に増幅してその入出力ノ
ードＮ０５等のレベルを読み出された記憶情報に従って
高速に変化させる。すなわち、相補データ線ＤＲＯ，Ｄ
ＲＯ等には、上記のようなメモリセルが多数接続される
ことによって、比較的大きな寄生容量を持つものである
が、この実施例では、センスアンプが増幅動作を開始す
る時点で上記大きな寄生容量を持つ相補データ線ＤＲＯ
，ＤＲＯ等を切り離すので、ＣＭＯＳランチ形態のセン
スアンプにより、入出力ノードＮｏ、Ｎｏに伝えられた
微小（Ｓ　号差のハイレベルとロウレベルを高速に電源
電圧Ｖｃｃのようなハイレベルと回路の接地電位のよう
なロウレベルに増幅することができる。このような高速
なレベル変化により、ＣＭＯＳインバータ回路を構成す
るＰチャンネルＭＯ３ＦＥＴとＮチャンネルＭＯＳ　Ｆ
　ＥＴとを通して流れる貫通電流の発生を抑えることが
できるので高速化と低消費電力化が実現できる。

メモリセルは、ダイナミック型メモリセルのような再書
き込み（リフレッシュ動作）が不要なスタティック型で
あるため、上記のようにセンスアンプの入出力ノードを
メモリセルが結合された相補データ線から切り離しても
メモリセルの情報保持動作には同等影響を与えない。こ
の点において、ダイナミック型メモリセルに対して設け
られるシェアード型のセンスアンプの増幅動作と太き（
異なるものである。

同図（７）’７−　トｖＡＷＲ０−ＷＲ及びＷＬＯ〜Ｗ
Ｌｎは、それぞれのポートに対応したＸアトレスデコー
タ回路（図示せず）の出力信号乙こより選択される。Ｘ
アドレスデコーダ回路の各ワード線に対応した単位回路
は、相互において類似のノアゲート回路等により構成さ
れる。これらのノアゲート回路等の入力端子には、複数
ビットからなる内部相補アドレス信号が所定の組合せを
もって印加される。これにより、上記各ポートからアド
レス指定された１つのワード線の選択動作が行われる。

上記のように、１つのメモリセルに２つのワード線ＷＲ
Ｏ，ＷＬＯ及び相補データＤＲＯ，Ｄ下０及びＤＬＯ，
ＤＬＯが設けられいてるので、同一のアドレスで、かつ
書き込みが重複しない限り、２つのポートから同時にア
クセスが可能になるものである。

例示的に示されて複数からなるセンスアンプに対応した
サブ相補データ線は、Ｙゲートとして作用するセレクタ
を構成するスイッチＭＯＳ　Ｆ　ＥＴＱ２４．Ｑ２５等
を介して共通の入出力線１１０に結合される。

この入出力線Ｉ１０には、図示しない書き込み信号を伝
えるデータ人カバソファの出力端子と、読み出し信号を
増幅するメインアンプと出力回路からなるデータ出カバ
ソファの入力端子が接続される。すなわち、上記入出力
線■／○は、１つの入出力ポートに接続される。

特に制限されないが、メモリアレイの各相補データ線に
対応して上記センスアンプが設けられる。

この構成に代え、上記例示的に示されたセンスアンプを
複数の相補データ線に対して共通に用いる構成としても
よい。この場合、上記タイミングパルスＤＹＣが供給さ
れるスイッチＭＯＳ　Ｆ　ＥＴに、カラム選択機能を持
たせるようにすればよい。すなわち、非選択状態又はワ
ード線が選択される前のプリチャージ期間において全ス
イッチＭＯＳＦＥＴをオン状態にしておいて、選択され
るべきカラムに対応したスイッチＭＯ３ＦＥＴ群を残し
て他のスイッチＭＯ３ＦＥＴをワード線の選択動作の前
にオフ状態にするようにすればよい。

この実施例では、特に制限されないか、上記のように複
数ビットの読み出しか正しく行われた否かをチエツクす
るパリティチエツク回路か設けられる。このパリティチ
エツク回路は、上記センスアンプの入出力ノードに直接
的に設けられることによって高集積化と高速化を図るも
のである。

すなわち、非反転の相補データ線ＤＲＯに対応したサブ
相補データ線（入出力ノードＮＯ）にゲートが接続され
た一対のＭＯ３ＦＥＴＱ１２．Ｑｌ３と、反転の相補デ
ータ線ＤＲＯに対応したサブ相補データｖ！（入出力ノ
ードＮｏ）にゲートが結合された一対のＭＯ３ＦＥＴＱ
Ｉ　４．Ｑｌ　５が設けられる。

上記２組からなる一対のＭＯＳＦＥＴのうち、一方のＭ
Ｏ３ＦＥＴＱＩ　２とＱｌ４の入力側のソース、トレイ
ンは共通化されて、特に制限されないが、センスアンプ
を活性化させる接地電位が伝えられる共通ソース線ＮＳ
に接続される。他方のＭＯ３ＦＥＴＱＩ　３とＱｌ５の
入力側のソース。

ドレインは、共通化されて上記センスアンプを活性化さ
セるハイレベル側の電′ａ電圧ＶＣＣか伝えられる共通
ソース線ＰＳに結合される。上記反転側の相補データ線
ＤＲＯに対応したサブ相補データ線ＮＯにゲートが結合
されたＭＯ３ＦＥＴＱＩ　４とＱｌ５の出力側のソース
、ドレインは、交差接続されて上記ＭＯ３ＦＥＴＱＩ　
３とＱｌ２の出力側のソース、ドレインにそれぞれ接続
される。

上記相補データＩＤＲＯ，ＤＲＯに隣接する相補データ
線に対応したサブ相補データ線にも上記類似の回路が設
けられる。すなわち、非反転の相補データ線に対応した
ザブ相補データ線にゲートが接続された一対のＭＯ３Ｆ
ＥＴＱＩ　６．Ｑｌ　７と、反転の相補データ線に対応
したサブ相補データ線にゲートが結合されたＭＯ３ＦＥ
ＴＱＩ　８゜Ｑｌ９が設けられる。

上記２組からなる一対のＭＯＳＦＥＴのうち、一方のＭ
Ｏ３ＦＥＴＱｉ　６とＱｌ８の入力側のソース、ドレイ
ンは共通化されて、上記相補データｉ！ＤＲＯ，ＤＲＯ
に対応して設けられるＭＯ３ＦＥ”「Ｑｌ２．Ｑｌ５の
出力側のソース、トレインに接続される。他方のＭＯ３
ＦＥＴＱＩ　７とＱｌ９の入力側のソース、ドレインは
、共通化されて上記相補データ線ＤＲＯ，ＤＲＯに対応
して設けられるＭＯＳＦＥＴＱＩ　３．Ｑｌ　４の出力
側のソース、ドレインに接続される。以下、図示しない
他の相補データ線に対応したサブ相補データ線について
も上記同様な構成の回路がそれぞれに設けられカスケー
ド接続される。そして、最終の相補データ線に設けられ
るメモリセルには、奇数又は偶数パリティビットが記憶
される。この相補データ線に対応したサブ相補データ線
にも上記類似の回路が設けられる。そして、その出力側
には、タイミングパルスＤＰを受けるスイッチＭＯ３Ｆ
ＥＴＱＡとＱＢを介して上記センスアンプと類似のＣＭ
ＯＳランチ形態の増幅回路ＤＰＡが設けられる。この増
幅回路ＤＰＡには、タイミングパルスＰＡ、ＰＡを受け
て電源電圧Ｖｃｃと回路の接地電位を供給するＰチャン
ネル型スイッチＭＯ３ＦＥＴＱ２８とＮチャンネル型ス
イッチＭＯ３ＦＥＴＱ２９が設けられる。

なお、共通ソース線ＰＳとＮＳ及び上記各単位回路にお
けるスイッチＭＯ３ＦＥＴＱ１２．Ｑ１３の出力側のソ
ース、トレイン間には、短絡用（プリチャージ用）のＭ
ＯＳＦＥＴＱ２２、Ｑ２３及びＱ３０等が設けられ、タ
イミングパルスＤＡＰＣによりスイッチ制御される。

この実施例のパリティチエツク回路の動作は、次の通り
である。

相補データ線ＤＲＯ，ＤＲＯに読み出された信号がハイ
レベルなら、言い換えるならば、非反転の相補データ線
ＤＲＯがハイレベルで、反転の相補データ線ＤＲＯのレ
ベルがロウレベルなら、センスアンプの増幅動作によっ
てＭＯＳＦＥＴＱＩ２とＱｌ３がオン状態になる。それ
故、次段にはＭＯＳＦＥＴＱＩ　２を通してロウレベル
の信号が、ＭＯＳＦＥＴＱＩ　３を通してハイレベルの
信号が伝えられる。

次段の相補データ線に読み出された信号か同様にハイレ
ベルなら、言い換えるならば、非反転の相補データ線が
ハイレベルて、反転の相補データ線のレベルがロウレベ
ルなら、センスアンプの増幅動作によってＭＯＳＦＥＴ
ＱＩ　６とＱｌ７かオン状態になる。それ故、次段には
ＭＯＳＦＥＴＱＩ６を通してロウレベルの信号力、ＭＯ
ＳＦＥＴＱＩ７を通してハイレベルの信号が伝えられる
。

すなわち、上記信号レベルがそのままスルーして伝えら
れる。以下、全ピントがハイレベル（論理“１”）のと
き、増幅回路の出力はハイレベルになる。上記パリティ
ピント（ＤＰ）を含んで全ビットが奇数ビットからなる
ときには、奇数パリティ方式を採るものとなる。

相補データ線ＤＲＯ，ＤＲＯに読み出された信号がロウ
レベルなら、言い換えるならば、非反転の相補データ線
ＤＲＯがロウレベルで、反転の相補データ線ＤＲＯのレ
ベルがハイレベルなら、センスアンプの増幅動作によっ
てＭＯＳＦＥＴＱＩ４とＱｌ５がオン状態になる。それ
故、次段にはＭＯＳＦＥＴＱＩ　４を通してロウレベル
の信号が、ＭＯＳＦＥＴＱＩ　５を通してハイレベルの
信号が交差的に伝えられる。他の全データが上記同様に
ハイレベルならそのまま伝えられるので、パリティヒツ
トに論理“０”を書き込んで、そこで再びハイレベルと
ロウレベルを逆転させて上記増幅回路ＤＰＡ側でみれば
、出力信号がハイレベルになるようにする。上記複数ヒ
ントのうちいずれか１ビツトが誤っているときには、増
幅回路ＤＰＡの出力信号がロウレベルになり、ＭＯＳＦ
ＥＴＱＩ３をオフ状態にする。それ故、セレクタの選択
信号ＹＯによってＭＯＳＦＥＴＱ３２がオン状態にされ
たとき、インバータ回路を通した出力信号がロウレベル
ＤＰＥになってパリティエラーを表示する。偶数パリテ
ィ方式を採ることきには、上記の場合と異なり信号ＤＰ
Ｅのロウレベルを持ってパリティエラーとするものであ
る。

この実施例では、パリティチエツク回路を構成する伝送
ゲートＭＯＳ　Ｆ　ＥＴがセンスアンプの入出力ノード
が結合されたサブ相補データ線に直結されるものである
ため、高速化と高集積化を実現できるものである。

上記のように高速読み出しのために、センスアンプの入
出力ノードをメモリアレイの相補データ線から切り離す
構成では、メモリアレイの実質的な選択期間を短くでき
る。このことに着目して、上記のようにデュルアポート
構成とする。

このように、この実施例のメモリアレイは、２組からな
るワード線とデータ線との交差点に２つの入出力ノード
を持つメモリセルがマトリンクス配置される。そして、
左側相補データ線ＤＬＯＤＬＯ等には、ブラックボック
スとして示した上記スイッチＭＯ３ＦＥＴＱ５．Ｑ６等
に対応した高速読み出し用のデータ線スイッチ回路ＳＷ
、センスアンプ、パリティチエツク回路、セレクタ及び
入出力線Ｉ１０が設けられる。すなわち、２つの入出力
ポートは、メモリアレイを中心にして左右対称的に設け
られるものである。

このようなデュアルポートＲＡＭでは、上記のように右
側のポートからメモリアレイをアクセスしてデー“夕の
読み出しを行うとき、選択されたメモリセルからの読み
出し信号がセンスアンプの増幅動作に必要な信号量にな
った後は、タイミングパルスＤＹＣによりスイッチ制御
されるＭＯ３ＦＥＴＱ５．Ｑ６をオフ状態にする。上記
のような信号量の読み出し時間は、極く短いから右側の
センスアンプ等による読み出し動作と並行してメモリア
レイのワード線の選択動作をクリアして左側のポートか
らメモリアレイをアクセスして別のアドレスにデータの
書き込み／又は読み出しを行うことができる。

前記第２図に示したような３ポートを持つデータメモリ
ＤＬＭ及びディレクトリメモリＤＬＭを構成するときに
は、上記相補データ線及びワード線をもう１組設けるよ
うにすればよい。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）キャッシュメモリに複数のマイクロプロセッサに
一対一に対応した入出力ポートを持たせてシステムを構
成することにより、キャッシュメモリが複数のマイクロ
プロセッサと独立してデータ転送を行うことが可能にな
るため並列マイクロプロセッサによる高速化を生かしつ
つ、キャッシュメモリを利用できるからデータ処理のい
っそうの高速化が可能になるという効果が得られる。

（２）複数のマイクロプロセッサが１つのキャッシュメ
モリを共用するものであるため、キャッシュメモリを介
してマイクロプロセッサ間のデータのやり取りが可能と
なり、並列動作するマイクロプロセッサのデータ処理の
高速化が可能になるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、マイクロプロ
セッサの数は、２個以上にするものであってもよい。こ
の場合、その数に合わせたボーＩ・をキャッシュメモリ
側に設けるようにすればよい。キャッシュメモリは、上
記のように１つの半導体集積回路装置に構成されるもの
他、ディレクトリメモリとデータメモリとがそれぞれ１
チツプのＲＡＭから構成されるようにしてもよい。例え
ば、第３図において、センスアンプの入出力ノードと相
補データ線とを分離するＮチャンネルＭＯ３ＦＥＴＱ５
．Ｑ６は、ＰチャンぶルＭＯＳ　Ｆ　ＥＴ又はＰチャン
ネルＭＯ３ＦＥＴとＮチャンネルＭＯＳＦＥＴとからな
るＣＭＯＳスイッチ回路に置き換えるもの、あるいは上
記センスアンプの入出力ノードと相補データ線とは少な
くとも容量的に分離できればよいから適当な抵抗値を持
つ抵抗素子に置き換えるものであってもよい。パリティ
チエツク回路に供給するハイレベルとロウレベルは、上
記センスアンプの動作を制御する共通ソース線に代えて
ハイレベルとロウレベルの供給するスイッチＭＯＳ　Ｆ
　ＥＴを用いるものであってもよい。このようにキャッ
シュメモリ自体の具体的構成は、前記実施例と同様な機
能を持つ事を条件として種々の実施形態を採ることがで
きるものである。

この発明は、複数のマイクロプロセッサを並列に用いて
データ処理を行うデータ処理システムに広く利用するこ
とかできる。

（発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、キャッシュメモリに複数のマイクロプロセ
ッサに一対一に対応した入出力ポートを持たせてシステ
ムを構成することにより、キャッシュメモリが複数のマ
イクロプロセッサと独立してデータ転送を行うことが可
能になるため並列マイクロプロセッサによる高速化を生
かしつつ、キャッシュメモリを利用できるからデータ処
理のいっそうの高速化が可能になる。

【図面の簡単な説明】

第１図は、この発明に係るデータ処理システムの一実施
例を示すブロック図、 第２図は、上記データ処理システムに用いられるキャッ
シュメモリの一実施例を示すブロック図、第３図は、上
記キャッシュメモリの要部一実施例を示す回路図である
。 ＭＰＵ・・マイクロプロセッサ、ＲＯＭ・・リード・オ
ンリー・メモリ、Ｉｌｏ・・入出力装置、ＣＲＴ・・デ
イスプレィ装置、ＤＭＡＣ・・直接メモリアクセス制御
装置、ＦＤ・・フロッピーディスクメモリ装置、ＨＤ・
・ハードディスクメモリ装置、ＷＢ・・ライトハソファ
、ＤＬＭ・・ブイレフトリメそり、ＤＴＭ・・データメ
モリ、ＴＣＰ・・タグ比較回路、ＣＮＴ・・制御回路、
ＢＭ・・バッファメモリ、ＡＤＩ、ＡＤ２、ＤＴＩ。 ＤＴ２・・マイクロプロセッサ側内部ハス、ＡＤ’　、
ＤＴ’　　・・メインメモリ側内部バス、ＬＲＵ・・ブ
ロック置換制御回路、ＣＬＭ・・カラムアドレス、ＴＡ
Ｇ・・タグアドレス、ＭＣ・・メモリセル、ＤＰＡ・・
増幅回路

Claims (1)

1. 【特許請求の範囲】 １、複数のマイクロプロセッサと、上記複数のマイクロ
   プロセッサと一対一に対応して設けられる入出力ポート
   を持つキャッシュメモリとを備えてなることを特徴とす
   るデータ処理システム。 ２、上記複数のマイクロプロセッサはそれぞれ独立した
   データ処理を行うものであることを特徴とする特許請求
   の範囲第１項記載のデータ処理システム。 ３、上記キャッシュメモリは３ポートを持ち、２つのポ
   ートに対応して２個のマイクロプロセッサが設けられ、
   残り１つのポートはメインメモリ側に対応されるもので
   あることを特徴とする特許請求の範囲第１又は第２項記
   載のデータ処理システム。