JPH0321086A - ホールｉｃおよびホール効果素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ〉産業上の利用分野 本発明は、ホール素子と比較器との簡単な構成で温度特
性に優れた出力信号が得られるホールＩＣに関する。

（口〉従来の技術 ホール素子は磁界の強さに応じて出力電圧を発生する磁
電変換素子であり、回転角検出用の磁気センサ等に多用
されている。その場合、ホール素子の出力波形は磁界の
変化に対応したリニア的な波形になるので、この信号を
基にデジタル制御を行うにはパルス的な波形に波形整形
する為の回路が必要になる。このような何らかの回路と
ホール素子とを共存したのがホールＩＣである。

第７図は従来のホールＩＣの回路構成を示すブロック図
であり、図示するように半導体ホール素子（１）と、こ
のホール素子（１）からの出力波形が差動形式で入力さ
れる差動アンブ（２）と、差動アンブ（２）で増幅され
た出力信号のレベルと基準電圧とを比較してパルス波形
的な出力信号を出力するシュミットトリガー回路（３）
とを備え、これらを同一シリコン基板上に形成していた
。ホール素子（１）素材もシリコンである。また、特開
昭６３２．ＩＩ４５７７号公報に記載されたようにＧａ
Ａｓ基板を用いた例もあるが、今だ技術的に確立されて
いない。

上記回路構成において、ホール素子（１〉に磁界が加わ
ると、ホール素子（１）の出力端子（４）（５）間に磁
界の強さに対応した電位差が発生し、この電位差がホー
ル素子（１）の出力信号として差動アンプ（２）の入力
端子（６）（７）に入力され、差動増幅された信号が差
動アンブ（２）の出力端子（８〉から出力される。

ホール素子（１〉へ印加される磁界が第８図（イ〉に示
すような片磁界である場合、ホール素子（１〉の出力信
号及び差動増幅された信号の波形は第８図（口〉のよう
になる。そして、分圧抵抗等の手段により得られた基準
電圧と前記差動増幅された信号のレベルをシュミットト
リガー回路（３）が比較し、基準電圧との大小関係で第
８図〈ハ）に示す如きパルス波形を出力端子（９〉に出
力するよう構成されている。

（ハ〉発明が解決しようとする課題 しかしながら、シリコン等の半導体材料は負の温度係数
を持つので、ホール素子（１）の出力波形は第８図く口
）に示すように温度によって上下に変動し、その変動幅
は無磁界付近で小さく最大磁界付近で大となる。しかも
、（１〉材料がシリコンである為温度係数が大きい、（
２）材料がシリコンである為出力電圧が１０ｍＶ程度と
小さく、これを３ー ４ 増幅するので変動分まで増幅してしまう、の理由により
変動幅が大きい。そして、従来のホールＩＣは基準電圧
を作成する必然性から前記変動幅が大きい部分で比較を
行う為、第８図（ハ〉に示すように温度変化によるパル
ス波形のタイミングのずれが大きい欠点があった。

（二）課題を解決するための手段 本発明は上記従来の課題に鑑み、無磁界時で負の出力電
圧を発生するようにオフセットされたホール素子（１１
）と、負側出力を基準電圧、正側出力を比較電圧として
ホール素子（１１〉出力が入力される比較器（１２）と
を備えることにより、簡単な構成で温度特性に優れたホ
ールＩＣを提供するものである。

（ホ）作用 本発明によれば、ホール素子（１１）出力端（２５）（
２６）間の電位差が磁界印加によって上昇し、オフセッ
トした分を反転するだけ（電位差が零となる）の磁界が
加わると比較器（１２〉の出力ＴｒがＯＮとなり、再び
磁界強度が下降すると出力ＴｒがＯＦＦとなる。従って
、磁界強度に対応したパルス波形を得ることができる。

（へ）実施例 以下に本発明の一実施例を図面を参照しながら詳細に説
明する。

第１図は、本発明にかかるホールＩＣの回路構成を例示
するブロック図であり、ＧａＡｓホール素子（１１）と
、ＧａＡｓホール素子（１１）の出力が入力される比較
器（１２〉から成り、ＧａＡｓホール素子（１１〉には
安定化電源（１３）により安定化された＋ＶＣＣが印加
され、比較器（１２）の出力端（１４）と＋ＶＣＣ端子
（１５〉との間にはプルアップ抵抗（１６）が挿入され
る。

ＧａＡｓホール素子（１１）は、第２図に示す如く半絶
縁性ＧａＡｓ基板（２０）の一生面の表面層に入力通路
となるＮ型動作層（２１〉と、出力通路となるＮ型動作
層（２２）とが形成される。Ｎ型動作層（２ｌ）および
（２２〉は直交し、互に交わる部分を共有する十字形の
平面形状をしている。Ｎ形動作層（２１）および（２２
〉は、それぞれ一対のＮ＋コンタクト層（２３〉により
それぞれの両端を挾まれる。Ｎ＋コンタクト層（２３〉
の上面には、これらとほぼ同一形状で重合するＡｕＧｅ
合金から成る才一ミック電極層が設けられ、さらにその
上にはＡｕ等から成るボンディングパッド（２４）が設
けられる。

入力端のボンディングパッド（２４ａ）（２４ａ）に外
部からバイアス電流工を流し、基板（２０）と垂直方向
に磁束密度Ｂをかけたとき、ローレンツカにより工とＢ
の双方に直角な方向即ち出力通路の方向にホール起電力
が発生し、出力端の一対のボンディングパッド（２４ｂ
）（２４ｂ）に表れる。

斯る構成において、本願のＧａＡｓホール素子（１１）
は無磁界時に負の出力信号を得るように設計する。設計
例を第３図に示す。ホール素子（１１）の入力通路とな
るＮ型動作層（２１）の両端には＋Ｖ　ｃｃの電源電位
が印加されるので、その電位分布は第３図右に示す傾き
を持つ。無磁界時で電位差が零となるのは出力通路とな
るＮ型動作層（２２）の十側端子（２５）と一例端子（
２６）が同じ電位を持つ為である。従って才フセット電
位を得るには、一側Ｎ型層（２７）のパターンを、十側
Ｎ型層（２８）のパターンに対して＋ＶＣＣ端子（２９
）側にずらせば良い。パターンをずらせば、電位分布の
傾きに従って一側端子（２６）を高電位、十側端子〈２
５〉を低電位にして出力端子間に負の電位差を発生させ
ることができる。

但し、上記手法ではオフセット電圧が数百ｍＶにも達し
てしまう。そこで一側Ｎ型層（２７〉と十側Ｎ型層（２
８）のパターンに不純物をイオン注入しないスリット（
３０）を設ける。各端子の電位は電位分布の傾きを積分
した面積（図示ａ＋ｂ）に比例するので、このようなス
リット（３０）の位置や幅を十側と一側とでずらすこと
により、例えば２０ｍＶ程度の才フセット電位を得るこ
とができる。

コンパレータ（１２）の回路例を第４図に示す。ＴＲ．
−ＴＲ．はトランジスタ、Ｉｏは定電流源、（３１）（
３２）はホール素子（１１）の出力信号が入力される入
力端子、（１４）は出力端子で、シリコン半導体チップ
上に周知の技術で集積化される。

ホール素子（１１）チップと、コンパレータ（１２）チ
ップとは例えば第５図に示すように組立てる。

７ ８ 〈４０）はリード、（４１〉はホール素子チップ、〈４
２〉はコンパレータチップで、第１図の回路図に従って
ワイヤボンドした後主要部を樹脂（４３）でモールドす
る。

上記第１図の構成において、ＧａＡｓホール素子（１１
〉の十字形パターンに垂直に第６図（イ）のような片磁
界を印加すると、ホール素子（１１）の出力端子（２５
）（２６）間に第６図（口）のような出力電圧■。の波
形が得られる。即ち、無磁界時においてはＧａＡｓホー
ル素子（１１）の設計に従って逆方向の出力電圧ＶＨが
生じ、磁界の強さが増加するに従って出力電圧■。も増
大する。オフセットされた電圧分の電位差を発生させる
だけの強さの磁界が加わった時にホール素子（１ｌ）の
出力電圧ＶＨは１０」となり、それ以上の強い磁界が加
われば出力電圧Ｖ。

は正方向の電圧に反転する。その後は磁界の強さに対応
して増大、ピークを抑え、減少して無磁界になると再び
オフセットされた出力電圧■８の値にもどる。ＧａＡｓ
ホール素子（１１〉はシリコンに比べて大出力を得易い
ので、ピーク時の出力を大きく？きる。例えば５００ガ
ウス印加時において、シノコンでは高々１０ｍＶ位であ
るのに対しＧａＡｓはその２０倍程度の出力を得られる
。ピーク時の出力が大きいことは、出力電圧ＶＩＩの波
形の傾きを大きくできることを意味し、後述する点でこ
の傾きは急である方が良い。

第６図（口〉の如きホール素子（１１〉の出力電圧ｖＨ
は、一側を基準電圧、十側を比較電圧として比較器（１
２）の入力端子（３１　）（３２）に入力される。比較
器（ｌ２）は基準電圧に対して比較電圧が大のときに出
力ＴｒがＯＮするよう構成されているので、比較器（１
２〉の出力は第６図（ハ）に示す如く、ホール素子（１
１）の出力電圧Ｖ■が１負」からｒＯ」を超えた時に出
力ＴｒがＯＮに反転し、「正」から「０」に減少した時
に再び出力ＴｒがＯＦＦに反転する。これで、回転角制
御に有利なパルス波形が得られる。

ＧａＡｓも半導体の一種なので、出力は負の温度係数に
より左右される。つまり第６図（ロ〉に示す通り、温度
が高くなると出力波形は全体的に低く、温度が低くなる
と反対に出力波形は全体的に高くなる。その変化は磁界
の強さが大きい程大きな変化として表れ、無磁界では変
化が小さい。

この出力波形の変化は当然比較器（１２）出力の磁界に
対するタイミングのずれとして表れるが、本願発明の構
成によれば、前記タンミングのずれは従来例に比べ約１
／３と極めて小さな値で済む。

即ち、本願構成によれば設計したオフセット電圧が反転
する点で比較器（１２〉の出力が反転する構成としたの
で、温度特性による出力波形の変化がまだ小さい範囲で
、しかも出力波形が急峻な傾きを有する部分で比較を行
うことができる。従って、第６図（ハ）と第８図（ハ）
の比較で明らかな様に、本願発明はタイミングのずれを
小さなものにできる。

また、本願発明はシリコンチップによる回路構成が従来
例よりシンプルにできるので、その分だけ温度変化によ
る影響を小さくできる他、第５図のように１パッケージ
化したことにより、耐ノイズ性を向上できる。

さらに、ホール素子のオフセット電圧を選別することに
より、特性の揃った素子が歩留まり良く得られる。

（ト）発明の効果 以上に説明したように、本願発明の構成によれば、オフ
セット電圧が反転する点で判定を行う構成としたので、
温度変化によるタイミングのずれを極めて小さくでき、
従って正確な回転制御を実施できるホールＩＣを提供で
きる。

さらに、ホール素子のオフセット電圧を選別するだけで
特性を決定できるので、生産性を向上できる。

【図面の簡単な説明】

第１図と第２図は夫々本発明を説明する為の回路図と平
面図、第３図は本発明のホール素子（１１）の平面パタ
ーンと電位分布を示す図、第４図は比較器（１２〉の回
路例を示す回路図、第５図はホールＩＣの組立状態を示
す平面図、第６図（イ）（口〉（ハ）は本発明を説明す
る為の特性図、第７図と第８図（イ）（ロ）（ハ）は夫
々従来例を説明する為の回路図と−ｌ１ー ー１２− 特性図である。

Claims (4)

【特許請求の範囲】
1. （１）無磁界印加時に出力端電圧が負となるようにオフ
   セットされたホール素子と、 前記ホール素子の出力信号の負側を基準電圧、正側を比
   較電圧として入力される比較器とを有し、 磁界の変化に対応して前記ホール素子の出力端電圧が負
   から正に反転した時に前記比較器の出力が反転するよう
   に構成したことを特徴とするホールＩＣ。
2. （２）前記ホール素子はＧａＡｓホール素子であること
   を特徴とする請求項第１項に記載のホールＩＣ。
3. （３）前記ホール素子がＧａＡｓチップで、前記比較器
   がＳｉチップで夫々構成され、前記ＧａＡｓチップとＳ
   ｉチップを同一本体内に収納したことを特徴とする請求
   項第１項に記載のホールＩＣ。
4. （４）半導体基板の表面に、入力通路となる半導体層と
   、出力通路となる半導体層とが十字形状に形成され、前
   記入力通路となる半導体層の両端にバイアスを印加する
   為の端子が設けられ、前記出力通路となる半導体層の両
   端には出力を取り出す為の端子がそれぞれ設けられたホ
   ール効果素子において、 前記出力通路となる半導体層に、前記半導体層を除去し
   たスリットを左右非対象となるように配置したことを特
   徴とするホール効果素子。