JPH0321067A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法に関するものてある。

従来の技術 近年、半導体の集積度は年々高まってきている。特にダ
イナミックランダムアクセスメモリー（ＤＲＡＭ）につ
いては、１・レンチキャパシタセルあるいはスタックキ
ャパシタセルなどのメモリーセルの提案と微細加工技術
の進歩とともに１６メガビット、６４メガビット緩のメ
モリーも可能となってきている。

一方、スタティックランダムアクセスメモリー（ＳＲＡ
Ｍ）については、その高速性・使いやすさにもかかわら
ず、ユニットセルの１・ランジスタ数がＤＲＡＭよりも
多いために、集積化という点ではＤＲＡＭよりも劣って
いた。特に、メモリーセルも相補形ＭＯＳ　（ＣＭＯＳ
）で形威された完全ＣＭＯＳ形のＳＲＡＭについては、
ユニットセルのトランジスタ数がＤＲＡＭのユニットセ
ルの６倍となるため、集積度をあげることは極めて困難
であった。

最近、集積度の高い完全ＣＭＯＳ形のＳＲＡＭを実現す
るために、負荷トランジスタをｐチャネルのポリシリコ
ン薄膜トランシスタ（ｐｏｌｙ−ＳｉＴＦＴ）で形成し
たスタック形のＣＭＯＳが提案された。以下第３図に従
い、従来のスタック形ＣＭＯＳの製造方法について説明
する。３１がシリコン基板、３２がｎチャネルトランジ
スタのソース、３３がｎチャネルトランジスタの１・レ
イン、３４が素子分離を行うＰ＋領域、３５が素子分離
を行う厚膜のシリコン酸化膜、３６がゲート、３７がｐ
チャネルＴＰＴのドレイン、３８がｐチャネルＴＰＴの
ソース、３９がｐチャネルＴ　Ｐ　Ｔのチャネル、３１
０がＣＭＯＳの電源線、３１１がＣＭ．ＯＳの出力線で
ある 従来は、シリコン基板に通常のＭＯＳプロセスを用いて
、ｎチャネルトランジスタを形成した後、薄膜ポリシリ
コンあるいは固相戒長ボリシリコン膜をその上部に堆積
し、ｐチャネルＴＰＴを形成することによって第３図に
示すスタックＣＭＯＳを形成していた。

発明が解決しようとする課題 しかしながら前記した半導体装置の製造方法では、ｐチ
ャネルＴＰＴは結晶性の悪いポリシリコン膜につくられ
る。そのため、ｐチャネルＴＰＴはリーク電流が多く、
オン・オフ比が小さく、さらにｖＴが高い特性となる。

このような特性をもつｐチャネルＴＰＴを負荷トランジ
スタとしてｎチャネルトランシスタの上に積層したＣＭ
ＯＳは、オフ時のリーク電流が多く、雑音に対しての余
裕度が小さく、さらに低電圧の電源電圧では動作しない
といった特性になる。従って、ＳＲＡＭメモリーセルに
応用した場合、ＣＭＯＳメモリーセルの特徴である低消
費電力性・高雑音余裕度が得られないといった問題があ
った。

本発明は、前記問題点に鑑みてなされたもので、低消費
電力、高雑音余裕度のスタックＣＭＯＳを形成するため
の、半導体装置の製造方法を提供するものである。

課題を解決するための手段 本発明の半導体装置の製造方法は、前記問題点を解決す
るため、シリコン基板に形成されたＭＯＳトランジスタ
のソースあるいはドレイン領域を種として、横方向固相
戒長により、前記ＭＯＳトランジスタの上に良質の再結
晶化膜を形成ずることを要旨とする。

作用 前記製造方法により、シリコン基板に形成されたＭＯＳ
トランジスタ上に前記ＭＯＳトランジスタと同等の特性
をもつＴＰＴを形成することができる。従って、前記Ｔ
ＰＴの特性は、リーク電流が少く、オン・オフ比が大き
く、さらにｖＴは小さくなる。即ち、スタックＣＭＯＳ
の特性は、オフ時のリーク電流が少く、雑音に対する余
裕度が高く、さらに低電圧での動作が可能なものとなる
。

実施例 本発明の半導体装置の製造方法の一実施例を第１図を参
照しながら説明する。第１図において、ｌ９が再結晶化
シリコン膜上に形成されている点を除けば、第３図とま
ったく同様である。

第１図を形成ずるまでのプロセスフローを第２図に従っ
て説明する。まず初めに、通常のＭＯＳプロセスを用い
て、シリコン基板１１上にＭＯＳトランジスタを形成す
る（第２図ａ）。次に前記ＭＯＳトランジスタ上に温度
８５０℃、ｄｒｙ０２　＋ｄｒｙＨ２雰囲気中の熱酸化
法または、常圧ＣＶＤ法、あるいは減圧ＣＶＤ法を用い
て膜厚１３００Ａ程度のシリコン酸化膜１５を形成した
後、前記シリコン酸化膜の一部にコンタクト穴２１２を
開口し、ｎヂャネルトランジスタのドレイン領域１３の
一部を露出させる（第２図ｂ）。次に、シランガス又は
ジシランガスを用いた減圧ＣＶＤ法あるいは真空蒸着法
を用いて、膜厚７００Ａ程度のポリシリコン膜２１３を
全面に堆積した後、エネルギー８　０　ｋ　ｅ　Ｖ程度
でシリコンイオン２１４を３Ｘ１０１５ドーズ程度注入
し、前記ポリシリコン膜２１３をアモルファス化する（
第２図Ｃ〉。次に、前記アモルファス化された薄膜上の
共通ゲート１６の一部と重なる領域に、フォトリングラ
フィー法を用いてパターンを形成した後、ボロンイオン
２１６をＩＸ１０１５ドーズ５ ６ 程度注入する（第２図ｄ）。フォトレシスト２１５を除
去した後、６００℃の温度で１０〜１００時間程度Ｎ２
雰囲気中でアニールを行い、前記アモルファス化された
薄膜の同相成長を行った後、前記共通ゲート１６のすべ
てをおおう領域以外を除去ずるく第２図ｅ）。最後に、
金属配線を行うことによって第１図に示すところとなる
。

本製造方法によると、アモルファスシリコン膜の固相戒
長においては、種の存在する部分から成長が開始し、し
かも不純物イオンが存在する部分の成長速度は速いとい
った理論から、前記アモルファス化された薄膜の固相成
長は、必らずコンタクト穴２１２からシリコン基板１１
の結晶性を弓継ぎながら進行する。すなわち、ｐチャネ
ルＴＰＴが形成される薄膜の結晶性は、シリコン基板１
１と同等となる。しかも本製造方法によると、ｐチャネ
ルＴＰＴのドレイン１７とソース１８に注入されたボロ
ンイオン２１６の活性化も、６００℃といった低温状態
の同相成長時に、同時に行われるために、シリコン基板
１１にあらがしめ形成されたｎチャネルトランジスタの
ソース１２とドレイン１３の不純物イオンの再拡散はお
こらない。さらに、低温の固相戒長による再結晶化であ
るから、ｐチャネルＴＰＴのチャネル１９へのボロンイ
オン２１６の拡散がおこらないことはいうまでもない。

前記したように、本製造方法によると、ｐチャネルＴＰ
Ｔが形成される薄膜の結晶性は、シリコン基板１１と同
等となる。従って、ｐチャネルＴＰＴの特性．は、リー
ク電流が少く、オン・オフ比が大きく、さらにｖＴは小
さくなる。即ち第１図に示したスタックＣＭＯＳの特性
は、オフ時のリーク電流が小さく、リーク電流が少く、
雑音に対する余裕度が高く、さらに低電圧での動作が可
能なものとなる。． 発明の効果 本発明の半導体装置の製造方法によると、きわめて簡単
な方法で、シリコン基板に形成されたトランジスタ上に
、良質の再結晶化膜を再現性よく形成することができ実
用的にきわめて有効である。

【図面の簡単な説明】

第１図は本発明にかかる半導体装置の製造方法の一実施
例を表わした断面図、第２図は第１図を形成するプロセ
スフロ一を表わした断面図、第３図は従来の製造方法を
表わした断面図である。 １３．３３・・・・・・ｎヂャネルＩ・ランジスタの１
・レイン、１６．３６・・・・・・共通ゲート、１７．
３７・・・・・・ｐチャネルＴＰＴのドレイン、１８．
３８・・・・・・ｐチャネルＴＰＴのソース、１９．３
９・・・・・・ｐチャネルＴＰＴのチャネル、２１２・
・・・・・コンタクト穴、２１３・・・・・・ポリシリ
コン膜、２１４・・・・・・シリコンイオン、２１６・
・・・・・ボロンイオン。

Claims (1)

【特許請求の範囲】
1. ゲート・ソース・ドレインからなるＭＯＳトランジスタ
   をシリコン基板に形成する工程と、前記ＭＯＳトランジ
   スタの上にシリコン酸化膜を形成する工程と、前記シリ
   コン酸化膜の一部を開口して前記シリコン基板を露出さ
   せる工程と、前記開口部及び前記シリコン酸化膜上にア
   モルファスシリコン膜を形成する工程と、前記アモルフ
   ァスシリコン膜上の前記ゲートと重なる領域の一部を除
   く領域と前記開口部領域に不純物イオンをイオン注入す
   る工程と、しかる後に前記アモルファスシリコン膜を前
   記開口部から固相成長法を用いて再結晶化する工程とを
   有することを特徴とする半導体装置の製造方法。