JPH03187772A

JPH03187772A - プリンタ制御装置

Info

Publication number: JPH03187772A
Application number: JP32591889A
Authority: JP
Inventors: Motonori Kirihara; 桐原　基範
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-12-18
Filing date: 1989-12-18
Publication date: 1991-08-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、プリンタ全体の動作を制御するマスタＣＰＵ
　（中央処理装置）と、プリンタの印字機構を制御する
スレーブＣＰＵとを備え、マスタＣＰＵがスレーブＣＰ
Ｕを制御して印字を行なうプリンタ制御装置に関する。

（従来の技術）プリンタは、パーソナルコンピュータ、ワードプロセッ
サ、その他、種々の事務機器に広く使用されている。

第２図に、一般のプリンタの概略構成ブロック図を示す
。

図において、上位装置２には、インタフェース信号線３
を介してプリンタ１が接続されている。

プリンタ１は、大きく分けてデータ処理部４と印字部５
を備えている。

データ処理部４は、上位装置２から受信した印字データ
を蓄積し編集処理し、イメージデータ化する等の処理を
行なう回路である。データ処理部４の動作は、主として
マスタＣＰＵ７により制御される。

一方、印字部５は、印字機構８から構成されており、こ
れはスレーブＣＰＵ９により制御される。印字機構８に
は、図示しないプリントヘッドやプリントヘッド駆動回
路、スペースモータ駆動回路等の種々の機構が組込まれ
ている。スレーブＣＰＵ９は、この印字機構８を動作さ
せ、印字用紙を搬送し、スペースモータを駆動１してプ
リントヘッドを印字方向に走査する等の制御を行なう。

尚、スレーブＣＰＵ９の動作は、マスタＣＰＵ７の制御
により行なわれる。

（発明が解決しようとする課題）このマスタＣＰＵ７によるスレーブＣＰＵ９の制御方法
としては、従来、次のような方法が知られている。

先ず、マスタＣＰＵ７とスレーブＣＰＵ９とをシリアル
ボート６により接続し、マスタＣＰＵ７からコード化さ
れたコマンドをスレーブＣＰＵ９に向けて出力する。ス
レーブＣＰＵ９は、そのコマンドをデコードし、デコー
ドした結果に基づいて処理動作を行なう。スレーブＣＰ
Ｕｅ中には、このようなコマンドをデコードするための
プログラムが格納されている。また、スレーブＣＰＵ９
からマスタＣＰＵ７に対する応答も、シリアルボート６
を通じて行なわれる。即ち、スレーブＣＰＵ９からコー
ド化されたコマンドがマスタＣＰＵ７に返送される。マ
スタＣＰＵ７は、そのコマンドをデコードして、スレー
ブＣＰＵ９の動作を知る。

ところが、上記のような構成の制御では、マスタＣＰＵ
７．スレーブＣＰＵ９の双方でコマンドのエンコードと
デコードを行なう必要がある。また、更に、制御の都度
、そのコマンドの送受信処理を行なう必要もある。従っ
て、両ＣＰＵ間のコマンド送受信量が多くなると、ＣＰ
Ｕ全体の処理時間に占めるＣＰＵ間のコマンド送受信や
デコード、エンコードに使用される時間の割合が大きく
なり、他のデータ処理効率が低下するという問題があっ
た。

本発明は以上の点に着目してなされたもので、プリンタ
のマスタＣＰＵによるスレーブＣＰＵの制御を効率的に
行なうことができるプリンタ制御装置を提供することを
目的とするものである。

（課題を解決するための手段）本発明のプリンタ制御装置は、プリンタ全体の動作を制
御するマスタＣＰＵと、プリンタの印字機構を制御する
スレーブＣＰＵと、前記マスタＣＰＵが前記スレーブＣ
ＰＵの起動、休止及び停止動作を制御するための、制御
データを書込む制御レジスタと、前記スレーブＣＰＵが
当該スレーブＣＰＵの動作状態を前記マスタＣＰＵに通
知するための、状態データを書込む状態レジスタとを備
えたことを特徴とするものである。

また、本発明のプリンタ制御装置は、プリンタ全体の動
作を制御するマスタＣＰＵと、プリンタの印字機構を制
御するスレーブＣＰＵと、前記マスタＣＰＵが前記スレ
ーブＣＰＵのコントロールプログラムの一部をロードす
るプログラムメモリとを備えたことを特徴とするもので
ある。

（作用）本発明のプリンタ制御装置は、マスタＣＰＵ（ｌＯ）が
制御レジスタ（３１０）に制御データを書込むと、スレ
ーブＣＰ　Ｕ　（２０）がその内容を読取って起動、休
止及び停止動作を実行する。また、スレーブＣＰ　Ｕ　
（２０）が状態データを状態レジスタ（３２０）に書込
むと、マスタＣＰ　Ｕ　（１０）はこの状態レジスタ（
３２０）の内容を読取ってスレーブＣＰ　Ｕ　（２０）
の動作状態を認識する。これにより、スレーブＣＰ　Ｕ
　（２０）は、マスタＣＰ　Ｕ　（１０）の制御により
任意の内部状態から起動することが可能となり、マスタ
ＣＰ　Ｕ　（１０）はスレーブＣＰ　Ｕ　（２０）の動
作状態をいつでも認識できる。従って、コマンドの送受
信等を必要としない。

また、プログラムメモリ（２４）に、マスタＣＰＵ（１
０）が随時所定の動作用プログラムをロードし、これに
従ってスレーブＣＰ　Ｕ　（２０）が動作するようにす
れば、スレーブＣＰ　Ｕ　（２０）側に始めから用意し
ておくべきプログラムの量を減少させることができる。

（実施例）以下、本発明を図の実施例を用いて詳細に説明する。

（装置の全体構成〉第１図は、本発明のプリンタ制御装置の実施例を示すブ
ロック図である。

図の装置は、マスタＣＰＵｌ０とスレーブＣＰＵ２０を
備えている。マスタＣＰＵｌ０は装置全体の動作を制御
するために設けられ、スレーブＣＰＵ２０は印字機構５
０を制御するために設けられている。マスタＣＰＵｌ０
とスレーブＣＰＵ２０とは、各８ビツト構成のＣＰＵア
ドレスバス１１及びＣＰＵアドレスデータバス１２と、
ＣＰＵバスコントロール信号線１３により接続されてい
る。

スレーブＣＰＵ２０は、入出力制御回路３０を介して外
部回路と接続されるよう構成されている。マスタＣＰＵ
ｌ０には、例えばインテル社の８０５１ＣＰ　Ｕが使用
される。

また、ＣＰＵアドレスデータバス１２には、このＣＰＵ
アドレスデータバス１２からアドレス信号を分離してラ
ッチするアドレスラッチ回路１５が接続されている。こ
のアドレスラッチ回路には、例えばテキサスインスツル
メント社の７４ＬＳ３７３等のラッチ用集積回路が使用
される。

そして、ＣＰＵアドレスバス１１及びアドレスラッチ回
路１５の出力をアドレス信号として受入れて、ＣＰＵア
ドレスデータバス１２に対し、データを出力するマスタ
コントロールプログラムメモリ１４が設けられている。

このメモリは、マスタＣＰＵ　１０のコントロールプロ
グラムを格納したリード・オンリ・メモリ（ＲＯＭ）等
から成る。

一方、スレーブＣＰＵ２０の動作を制御するために、ロ
ーカルプログラムメモリ２４が設けられ、このメモリは
、各８ビツト構成のローカルアドレスバス２１及びロー
カルデータバス２２を介して、スレーブＣＰＵ２０と接
続されている。勿論、これらのバスも、スレーブＣＰＵ
２０に対し、入出力制御回路３０を介して接続される。

このローカルプログラムメモリ２４は、スレーブＣＰＵ
２０のコントロールプログラムを格納したランダム・ア
クセス・メモリ（ＲＡＭ）から成る。

更に、スレーブＣＰＵ２０には、入出力制御回路３０を
介して、各８ビツト構成のシステムアドレスバス４１及
びシステムアドレスデータバス４２が接続されている。

ここに、システムアドレスバス４１からアドレス信号を
受入れて、システムアドレスデータバス４０に向はデー
タを出力する共有データメモリ４４が設けられている。

この共有データメモリ４４は、マスタＣＰＵｌ０とスレ
ーブＣＰＵ２０が共通にアクセスできるランダム・アク
セス・メモリ（ＲＡＭ）から成る。

更に、８ビツト構成のシステムアドレスバス４１から２
回に分けて出力される合計１６ビツトのアドレス信号を
受入れて、印字パターンデータを出力する印字パターン
メモリ４５が設けられている。この印字パターンメモリ
４５も、マスタＣＰＵｌ０及びスレーブＣＰＵ２０によ
り共通にアクセスされるリード・オンリ・メモリ（ＲＯ
Ｍ）等から成る。この印字パターンメモリ４５により、
文字コードが印字用のドツトパターンに変換されて、印
字機構５０に向けて出力される。

更に、この装置には、プリントヘッド５１を駆動するた
めにプリントヘッド駆動回路４７が設けられ、スレーブ
ＣＰＵ２０からプリントヘッドドライブ信号４７ａ及び
ヘッドドライブタイミング信号４７ｂが供給される。

また、システムアドレスバス４１及びシステムアドレス
データバス４２よりアドレス信号を受入れる、アドレス
ラッチ及びスペースモータコントロール回路４８が設け
られている。この回路は、システムアドレスバス４１か
ら入力するアドレス信号をラッチして、印字パターンメ
モリ４５に向は出力するアドレスラッチ機能を有する他
、入力するアドレス信号に従って、スペースモータ駆動
回路４９に対し、所定の制御信号を出力するメモリや論
理回路等から成る。これは既知の集積回路（ＩＣ）によ
り構成される。

スペースモータ駆動回路４９は、印字機構５０に設けら
れたスペースモータ５２を、所定のタイミングで所定速
度で駆動する既知の回路から成る。印字機構５０は、プ
リントヘッド５１及びスペースモータ５２、ロータリエ
ンコーダ５３等を備えている。プリントヘッド５１は、
プリントヘッド駆動回路４７より制御信号を受け、例え
ばワイヤドツト式プリンタの場合、印字パターンに応じ
たワイヤの駆動制御が行なわれる。スペースモータ５２
は、プリントヘッド５１を搭載したキャリッジを印字方
向に走査するためのモータで、その回転はロータリエン
コーダ５３により検出され、アドレスラッチ及びスペー
スモータコントロール回路４８にフィードバックされる
。

尚、本発明の装置において、マスタＣＰＵｌ０がスレー
ブＣＰＵ２０の起動、休止及び停止動作を制御するため
の制御レジスタ３１０や状態レジスタ３２０、内部状態
レジスタ３００は、後で説明するように入出力制御回路
３０の内部に設けられている。

また、マスタＣＰＵ１０は、ローカルプログラムメモリ
２４に、スレーブＣＰＵ２０のコントロールプログラム
を、後述するように所定のタイミングでロードすること
ができる。即ち、スレーブＣＰＵ２０は、必要に応じて
マスタＣＰＵｌ０から種々のコントロールプログラムの
転送を受は処理を実行する。従って、マスタＣＰＵから
送られてくるコマンドの内容を解読し、スレーブＣＰＵ
自らが、予め用意されたプログラムのうちの何れかを選
択して実行するといった従来のような判断動作が不要と
なる。

〈スレーブＣＰＵの周辺回路〉第３図に、本発明の装置の要部ブロック図を示す。

このブロック図は、第１図に示したスレーブＣＰＵ２０
とその周辺の入出力制御回路３０等の詳細なブロック構
成を示したものである。

図のように、スレーブＣＰＵ２０には、８ビツトのＡレ
ジスタ２１１とＢレジスタ２１２とが設けられており、
これらのレジスタに格納されたデータがＡ　Ｌ　Ｕ　２
２０に入力して演算処理される。

Ａ　Ｌ　Ｕ　２２０の出力は、８ビツトのワーキングレ
ジスタ２３１〜２３４の何れかに格納される。そして、
これらのワーキングレジスタ２３１〜２３４に格納され
たデータは、８ビツト構成のローカルデータバス２２に
向は出力されるよう構成されている。

尚、ローカルデータバス２２は、ローカルプログラムメ
モリ２４の入出力端子及びＡレジスタ２１１及びＢレジ
スタ２１２の入力端子に接続され、更にＡ　Ｌ　Ｕ　２
２０の制御端子に接続されている。

また、ローカルデータバス２２は、プログラムカウンタ
２４１％Ａデータポインタ２４２　、Ｂデータポインタ
２４３　、Ｃデータポインタ２４４及びコマンドデコー
ダ２１４に結線され、更に入出力制御回路３０に接続さ
れている。プログラムカウンタ２４１　、Ａデータポイ
ンタ２４２　、Ｂデータポインタ２４３及びＣデータポ
インタ２４４の出力は、ローカルアドレスバス２１又は
ローカルデータバス２２に入力するよう接続されている
。

また、コマンドデコーダ２１４の出力は、タイミングコ
ントロール回路２１５に入力し、このタイミングコント
ロール回路２１５が、装置各部の内部制御に必要な基本
タイミング信号と、コントロール信号を発生させるよう
構成されている。振動子２５の出力するクロックＣＫは
発振回路２１５ａにより分周されて、タイミングコント
ロール回路２１５に入力している。

入出力制御回路３０には、ヘッドドライブタイミング用
タイマ３０１〜３０４と、ヘッドドライブタイミング用
タイマコントロール回路３０５、システムバスコントロ
ール＆　ＤＲＡＭリフレッシュコントロール回路３０６
、ＣＰＵインタフェースコントロール回路３０７及びヘ
ッドドライブデータ出力用シリアルポート３０８が設け
られている。

〈スレーブＣＰＵの概略動作〉上記の装置は、次のようなデータの流れに従つて動作す
る。

先ず、Ａデータポインタ２４２の出力するアドレス信号
により、ローカルプログラムメモリ２４から読出された
データはＡレジスタ２１１に格納される。また、Ｂデー
タポインタ２４３の出力するアドレス信号により、ロー
カルプログラムメモリ２４から読出されたデータは、Ｂ
レジスタ２１２に格納される。そして、Ａレジスタ２１
１及びＢレジスタ２１２に格納されたデータは、Ａ　Ｌ
　Ｕ　２２０により演算処理されて、何れかのワーキン
グレジスタ２３１〜２３４にラッチされる。更に、論理
処理の必要があれば、これらのワーキングレジスタ２３
１〜２３４の内容なＡレジスタ２１１あるいはＢレジス
タ２】２に転送し、ＡＬＵ２２０により再処理する。

処理が完了して、ワーキングレジスタ２３１〜２３４に
格納されたデータは、Ａデータポインタ２４２　、　Ｂ
データポインタ２４３あるいはＣデータポインタ２４４
により指定される、入出力制御回路３０内の何れかのヘ
ッドドライブタイミング用タイマに出力されて、ヘッド
ドライブタイミング信号■〜■、あるいはヘッドドライ
ブ信号を出力するために使用される。

また、更に、ワーキングレジスタ２３１〜２３４に格納
されたデータは、入出力制御回路３０のシステムバスコ
ントロール＆　ＤＲＡＭリフレッシュコントロール回路
３０６を介して、第１図に示す共有データメモリ４４や
印字パターンメモリ４５、アドレスラッチ及びスペース
モータコントロール回路４８に向は出力される。また、
この他に、ローカルプログラムメモリ２４のアクセスに
も使用される。

以上のような一連の処理は、ローカルプログラムメモリ
２４から読出されたコントロールプログラム中のコマン
ドが、コマンドデコーダ２１４でデコードされ、タイミ
ングコントロール回路２１５に入力し、ここで出力され
るタイミング信号やコントロール信号により制御される
。

〈スレーブＣＰＵの動作タイミング〉第４図に、スレーブＣＰＵの動作タイミングチャートを
示す。

上記スレーブＣＰＵは、パイプライン制御により動作す
る。その動作タイミングは、この第４図に示す通りであ
る。

即ち、第４図（ａ）に示すように、インストラクション
サイクルなＩ、〜工、と設定すると、同図（ｂ）に示す
マシンサイクルは、同図（Ｃ）に示すクロックＧＫの３
クロック分の時間で構成される。図のマシンサイクルＭ
１は読出し動作を示し、マシンサイクルＭ２は書込み動
作を示す、また、クロックＧＫは例えば２２．７ＭＨｚ
で発生され、１マシンサイクルは１３２ｎ秒で実行され
る。ローカルプログラムメモリ２４のリードサイクルは
、同図（ｄ）に示す信号がロウレベルになったタイミン
グで実行され、ライトサイクルは、同図（ｅ）の信号が
ロウレベルになった時点で実行される。

リードサイクル実行中、第３図に示すローカルアドレス
バス２１には、各リードサイクルにおいて、第４図（ｆ
）に示すように、それぞれプログラムカウンタ２４１（
第３図）からアドレス信号が出力される。

一方、ライトサイクル実行中には、何れかのデータポイ
ンタ２４２〜２４４（第３図）から所定のアドレス信号
が出力される。そして、第４図（ｇ）に示すように、リ
ードサイクルにおいては、上記アドレス信号により、ロ
ーカルデータバス２１に対しローカルプログラムメモリ
２４から命令が読出され、ライトサイクルにおいては、
ワーキングレジスタ２３２又は２３４からローカルデー
タバス２１にライトデータが出力される。

そして、第４図（ｈ）に示すように、スレーブＣＰＵ２
０は、リードサイクルにおいては、各マシンサイクルの
前半にフェッチを行ない、後半に命令のデコードを行な
う、そして、次のマシンサイクルでその命令が実行され
るが、これと同時に、その読出しサイクルで、フェッチ
とデコードがオーバーラツプされて行なわれる。これに
より、実際には、命令のフェッチから実行まで２マシン
サイクルが必要であるが、１マシンサイクル毎に命令を
実行することができる。

一方、第４図のインストラクションサイクル■、におい
ては、データのり−ド／ライトを実行する。従って、こ
の場合においてはバイブライン処理が不可能であり、２
マシンサイクルが必要となる。

即ち、スレーブＣＰＵの、ローカルプログラムメモリ２
４に対してリード／ライトを行なわない内部レジスタ操
作命令は、実質的に１マシンサイクルで実行される。

〈スレーブＣＰＵのＡＬＵ構成〉第５図に、スレーブＣＰＵのＡＬＵブロック図を示す。

このＡＬＵ２２０は、第３図に示すタイミングコントロ
ール回路２１５からの制御指令により動作し、第３図に
示すＡレジスタ２１１とＢレジスタ２１２の出力を受入
れて演算処理を実行し、第３図に示すワーキングレジス
タ２３１〜２３４に向けて演算結果を出力するよう構成
されている。尚、Ａレジスタ２１１もＢレジスタ２１２
も、何れも８ビツトのデータを出力し、最終的にワーキ
ングレジスタ２３１〜２３４へ８ビツトのデータが出力
される。

このＡ　Ｌ　Ｕ　２２０は、シフトＬ回路２２１１　シ
フト８回路２２２、スワップ回路２２３、アンド回路（
Ａ　Ｎ　Ｄ　）　２２４、オア回路（ＯＲ）　２２５　
、加算回路（ＡＤＤ）　２２７　、反転回路（ＩＮＶ）
２２８を演算用の回路として備えている。尚、加算回路
２２７には、オーバーフロー時のフラグを格納するＣＡ
レジスタ２２６が接続されている。

更に、アンド回路２２４の出力とワーキングレジスタ２
３１〜２３４（第３図）から、ローカルデータバス２２
を介して入力する信号の論理和をとるオア回路２２９、
及び、全ての演算回路の出力の論理和をとるオア回路２
３０が設けられている。また、各演算回路の出力側には
、タイミングコントロール回路２１５から出力されるゲ
ートコントロール信号により、ゲートを開閉されるゲー
トＧ　ｔ　−Ｇ　。

が設けられている。

シフトＬ回路２２１は、Ａレジスタ２１１から入力する
データを左へ１ビツトシフトする回路である。シフト８
回路２２２は、Ａレジスタ２１１から入力するデータを
右へ１ビツトシフトする回路である。スワップ回路２２
３は、Ａレジスタ２１１から入力する信号の上位４ビツ
トと下位４ビツトとを入替える回路である。アンド回路
２２４は、Ａレジスタ２１１から入力する信号とＢレジ
スタ２１２から入力する信号の論理積をとる回路である
。オア回路２２５は、Ａレジスタ２１１から入力する信
号とＢレジスタ２１２から入力する信号の論理和をとる
回路である。加算回路２２７は、Ａレジスタ２１１から
入力する信号とＢレジスタ２１２から入力する信号との
和をとる回路である０反転回路２２８は、Ａレジスタ２
１１から入力する信号を反転して出力する回路である。

即ち、このＡ　Ｌ　Ｕ　２２０は、Ａレジスタ２１１及
びＢレジスタ２１２に格納されたデータを、シフトし、
反転し、入替え、あるいは論理和、論理積等をとって、
ワーキングレジスタ２３１〜２３４へ向けて出力するよ
う動作する。その動作の選択は、ゲート０１〜Ｇ９の開
閉により行なわれる。その結果、ワーキングレジスタ２
３１〜２３４に出力された信号をＡレジスタ２１１やＢ
レジスタ２１２に転送し、あるいは直接ＡＬＵ内のオア
回路２２９に転送する等の動作を繰返すことによって、
種々の演算処理を実行する。

〈プログラムカウンタ〉第６図は、第３図に示したプログラムカウンタ２４１の
ブロック図である。

プログラムカウンタ２４１は、主として、ローカルプロ
グラムメモリ２４をアクセスするためのアドレスを発生
する回路である。この回路は、プログラムカウンタバン
クレジスタ２４１ａとアップカウンタ２４１ｂを備えて
いる。そして、ローカルデータバス２２から入力する下
位８ビット分のデータをアップカウンタ２４１ｂに受入
れ、上位７ビツト分のデータをプログラムカウンタバン
クレジスタ２４１ａに受入れて、合計１５ビツトのアド
レス信号を発生する構成とされている。プログラムカウ
ンタバンクレジスタ２４１ａの出力は、バンクセレクト
に使用され、ローカルアドレスバス２１には、アップカ
ウンタ２４１の内容を出力する構成とされている。アッ
プカウンタ２４１ｂは、バイナリカウンタから構成され
、１バンク内につき　２５６バイトのアドレッシングを
行なう。

そして、このアップカウンタ２４１ｂには、第３図に示
すタイミングコントロール回路２１５からカウントアツ
プパルスが入力し、ローカルプログラムメモリ２４から
読出された命令コードを１バイトフエツヂする毎に“１
”だけカウントアツプする。このアップカウンタ２４１
ｂは、その出力が、ヘキサデータで“ＦＦ”となった場
合に更に“１”カウントアツプすると、自動的に“ＯＯ
”に戻る。

尚、アップカウンタ２４１ｂのみにより、ローカルプロ
グラムメモリ２４をアクセスする場合、ローカルプログ
ラムメモリ２４に格納されたコントロールプログラムが
２５６バイト以内である必要がある。しかしながら、そ
れ以上の量のプログラムを実行する場合には、プログラ
ムカウンタバンクレジスタ２４１ａを再設定してバンク
を切替え、アクセスする。

〈データポインタ〉先に説明したように、第３図に示すＡデータポインタ２
４２は、Ａレジスタ２１１へ格納すべきデータの読出し
用として設けられており、Ｂデータポインタ２４３は、
Ｂレジスタ２１２へ格納すべきデータの読出し用として
設けられている。また、Ｃデータポインタ２４４は、汎
用のデータポインタとして設けられている。これらは、
次のようなブロック構成となっている。

第７図は、Ａデータポインタ２４２のブロック図である
。

この回路は、データポインタバンクレジスタ２４２ａと
アップカウンタ２４２ｂとから構成される。

ローカルデータバス２２より入力する下位８ビット分の
データは、アップカウンタ２４２ｂに入力する。また、
上位７ビツト分のデータは、データポインタバンクレジ
スタ２４２ａに入力する。そして、合わせて１５ビツト
のアドレス信号を発生する構成とされている。データポ
インタバンクレジスタ２４２ａの出力はバンクセレクト
に使用され、ローカルアドレスバス２１には、アップカ
ウンタ２４１の内容を出力するよう構成されている。Ｂ
データポインタについても、全く同様の構成である。そ
して、両データポインタ２４２及び２４３は、何れも、
ローカルプログラムメモリ２４の全アドレス空間に対し
て、データアクセスを行なうことが可能なように構成さ
れている。

また、第８図には、Ｃデータポインタ２４４のブロック
図を示す。

Ｃデータポインタ２４４は、データポインタバンクレジ
スタ２４４ａとアップダウンカウンタ２４４ｂとから構
成される。そして、ローカルデータバス２２から下位８
ビット分のデータがアップダウンカウンタ２４４ｂに入
力し、上位８ビット分のデータがデータポインタバンク
レジスタ２４４ａに入力する。

こうして、合計１６ビツトのアドレス信号を発生する構
成とされている。データポインタバンクレジスタ２４４
ａの出力はバンクセレクトに使用され、ローカルアドレ
スバス２１には、アップ／ダウンカウンタ２４４ｂの内
容を出力する。

尚、アップダウンカウンタ２４４ｂは、第３図に示すタ
イミングコントロール回路２１５から、アップダウン制
御信号及びカウントパルスを受入れて、カウントのアッ
プダウンを行なうよう構成されている。

このＣデータポインタ２４４は、第３図に示すローカル
プログラムメモリ２４に対しアクセスする場合には、デ
ータポインタバンクレジスタ２４４ａの出力のうちの７
ビツトでバンクを指定する。また、システムバスに対し
てアクセスする場合には、データポインタバンクレジス
タ２４４ａの出力８ビツト全てを使用する。

〈制御レジスタと状態レジスタ）第１図に示したマスタＣＰＵ１０は、スレーブＣＰＵ２
０をＣＰＵインタフェースコントロール回路３０７（第
３図）中に設けられたレジスタを介して制御する。

第９図に、マスタＣＰＵｌ０によるスレーブＣＰＵ２０
の制御ブロック図を示す。

図において、マスタＣＰＵ　１０とスレーブＣＰＵ２０
の間には、ＣＰＵインタフェースコントロール回路３０
７が設けらている。このＣＰＵインタフェースコントロ
ール回路３０７は、第３図に示したものの一部を抜出し
て表示したものである。

即ち、この回路には、制御レジスタ３１０、状態レジス
タ３２０、マスタ／スレーブ通信レジスタ３３０、スレ
ーブ／マスタ通信レジスタ３４０が設けられている。

マスタｃｐｕ　ｔｏのスレーブＣＰＵ２０に対する制御
は、制御レジスタ３１０を介して行なわれ、スレーブＣ
ＰＵ２０のステータスは、状態レジスタ３２０に格納さ
れ、マスタＣＰＵｌ０に読出される。また、マスタＣＰ
Ｕ１０からスレーブＣＰＵ２０に対するデータ転送用と
して、マスタ／スレーブ通信レジスタ３３０が設けられ
、その逆方向のデータ転送用として、スレーブ／マスタ
通信レジスタ３４０が設けられている。

第１Ｏ図は、状態レジスタ３２０のビット割当てを示す
説明図である。また、第１１図は、制御レジスタのビッ
ト割当てを示す説明図である。

両図において、各レジスタは、何れもｂ０〜ｂ７までの
８ビツト構成とされている。状態レジスタ３２０ノビツ
トｂ０はＲＵＮ／５ＴＯＰ、　ｂ　Ｉ　ハＷＡＩＴ／Ｒ
ＵＮ、　ｂ　ａはＩＮ　ＩＰＴ、　ｂ４はＷＡＴＣＨＦ
ＬＡＧＩ　。

ｂ、はＷＡＴＣＨＦＬＡＧ２、ｂ６はスレーブ／マスタ
通信データ有りを通知するフラグである。また、制御レ
ジスタ３１０（７）ｂｏはＲＵＮ／５ＴＯＰ、　ｂ　ｔ
　ＧｔＷＡＩＴ／ＲＵＮ、　ｂ　＊はＩＰＴ　ＣＬＲ％
ｂ４はＷＡＴＣＨＦＬＡＧＩ、ｂ、はＷＡＴＣＨＦＬＡ
Ｇ２を示すフラグから成る。

以下、各ビットのフラグの意味や役割りを順に説明して
いく。

状態レジスタ３２０のビットｂ０は、スレーブＣＰＵ２
０のプログラムが走行中（ＲＵＮ）の場合“１”、動作
停止中（ＳＴＯＰ）の場合“Ｏ”とされるフラグである
。スレーブＣＰＵ２０は、マスタＣＰＵｌ０から制御レ
ジスタ３１０のビットｂｏ１即ちＲＵＮ／５ＴＯＰビッ
トに“１”をセットすることで起動される。また、スレ
ーブＣＰＵ２０のプログラム中に“ＥＮＤ”命令が存在
し、そのフェッチがあった場合、あるいは制御レジスタ
３１０のビットｂ、に“０”をセットすることにより、
スレーブＣＰＵ２０が動作を停止する。

状態レジスタ３２０のビットｂＩは、スレーブＣＰＵ２
０の動作がＷＡＩＴ状態にあるとき“１”となり、ＲＵ
Ｎ状態であるとき“０”となるフラグである。マスタＣ
ＰＵｌ０が、制御レジスタ３１０のビットｂ＋を”ｌ”
にセットすると、スレーブＣＰＵ２０はＷＡＩＴ状態に
入る。また、マスタＣＰＵ１Ｏが制御レジスタ３１０の
ビットｂ、を′０”にセットすれば、スレーブＣＰＵ２
０がＷＡＩＴ状態を抜けＲＵＮ状態に入る。

状態レジスタ３２０のビットｂ２は、スレーブＣＰＵ２
０からマスタＣＰＵ１０に対する割込み動作がベンディ
ング状態である場合に、“１”となるフラグである。ス
レーブＣＰＵ２０からマスタＣＰＵｌ０に対する割込み
は、スレーブＣＰＵ２０が“ＥＮＤ”命令により動作を
終了するか、スレーブＣＰＵ２０からマスタＣＰＵＩ　
Ｏに対する通信データが、先に第９図で説明したスレー
ブ／マスタ通信レジスタ３４０にセットされた場合に発
生する。

状態レジスタ３２０のビットｂ４及びｂ３は、マスタＣ
ＰＵｌ０がスレーブＣＰＵ２０の動作を監視する動作中
に、“１”となるフラグである。

状態レジスタ３２０のビットｂ６は、第９図に示すスレ
ーブ／マスタ通信レジスタ３４０にスレーブＣＰＵ２０
からデータがセットされている場合に、“１”となるフ
ラグである。このフラグは、マスタＣＰＵｌ０がスレー
ブ／マスタ通信レジスタ３４０の内容を読取った時点で
ゼロクリアされる。同時に、状態レジスタ３２０の割込
み発生を示すビットｂ２も、ゼロクリアされる。

次に、制御レジスタ３１０のビットｂ０は、マスタＣＰ
Ｕｌ０がスレーブＣＰＵ２０の動作をスタートさせる場
合に、“ｌ”をセットするフラグである。これにより、
後で第１７図を用いて説明するＲＩＩＮフリップフロッ
プ（Ｆ／Ｆ）３５１がセットされる。その結果、スレー
ブＣＰＵ２０は、指定されたアドレスから動作をスター
トする。尚、このスタートアドレスは、予めマスタＣＰ
ＵＩＯからセットされる。

スレーブＣＰＵ２０は、その動作プログラム中の“ＥＮ
Ｄ”命令をフェッチし、上記ＲＵＮフリップフロップ３
５！をゼロクリアすることにより動作を停止する。また
、マスタＣＰＵｌ０が、制御レジスタ３１０のビットｂ
ｏをゼロクリアすることにより、スレーブＣＰＵ２０が
動作中であっても、上記ＲＵＮフリップフロップ３５１
がゼロクリアされ、スリーブＣＰＵは現在実行中の命令
を完了し、その後動作を停止する。スレーブＣＰＵ２０
が動作を停止すると、状態レジスタ３２０のビットｂ０
が“０”となり、マスタＣＰＵｌ０に対し割込みがかか
る。

制御レジスタ３１０のビットｂ＋にマスタＣＰＵ１０が
“１”をセットすると、スレーブＣＰＵ２０の、後で第
１７図を用いて説明するＷＡＩＴフリップフロップ（Ｆ
／Ｆ）３５２がセットされ、スレーブＣＰＵ２０は現在
実行中の命令を完了すると、ＷＡＩＴ状態に入る。

ＷＡＩＴ状態の解除は、制御レジスタ３１０のビットｂ
１をゼロクリアすることにより行なわれる。この場合、
スレーブＣＰＵ２０のＷＡＩＴフリップフロップ３５２
がクリアされ、スレーブＣＰＵ２０は、ＷＡＩＴ状態に
入る前に実行を完了した次のアドレスから動作を再開す
る。この場合、状態レジスタ３２０のビットｂ＋に“１
“がセットされ、ＷＡＩＴ状態であることが表示される
。

制御レジスタ３１０のビットｂ３は、スレーブＣＰＵ２
０から割込みが発生し、その後、割込みのクリアを指示
する場合に使用される。即ち、スレーブＣＰＵ２０は、
そのプログラム中で“ＥＮＤ”命令をフェッチし、プロ
グラムの実行を終了したときや、スレーブ／マスタ通信
レジスタ３４０（第９図）に通信データがセットされ、
マスタＣＰＵｌ０に割込みを発生した後に、マスタＣＰ
Ｕ　１０が制御レジスタ３１０のビットｂ２を“１”に
セットする。こうして、割込みのクリアが行なわれる。

制御レジスタ３１０のビットｂ４とす、は、マスタＣＰ
Ｕｌ０がスレーブＣＰＵ２０の動作を監視中に“ｌ”と
なるフラグである。制御レジスタ３１０と状態レジスタ
３２０のビットｂ、、ｂｓは、マスタＣＰＵｌ０により
“１″にセットされ、スレーブＣＰＵ２０のプログラム
により０”にクリアされる。マスタＣＰＵｌ０が一定時
間おきにこのフラグをセットし、かつ、セットする直前
に、その都度、このビットがゼロクリアされていること
を確認する。スレーブＣＰＵ２０のプログラムでは、こ
のマスタＣＰＵｌ０の監視時間より短い周期でビットｂ
４及びｂ６をクリアする。マスタＣＰＵ　１０は、この
フラグをセットする際に、その内容がゼロクリアされて
いなければ、スレーブＣＰＵ２０の動作に異常が発生し
たと判断し、エラー処理を行なう。このような処理によ
り、マスタＣＰＵｌ０はスレーブＣＰＵ２０が正常に動
作しているかを監視することができる。

尚、この制御レジスタ３１０のビットｂｎ、ｂｅは、状
態レジスタ３２０のビットｂ４．ｂｓと同時にセットあ
るいはクリアされ、マスタＣＰＵ　１０は状態レジスタ
３２０のビットｂａ　　ｂｅを読取り、スレーブＣＰＵ
２０は制御レジスタ３１０の内容を読取ることによって
上記制御が行なわれる。

状態レジスタ３２０は、上述したように、マスタＣＰＵ
　ｌ　ＯがスレーブＣＰＵ２０の内部状態を判別するた
めに設けられている。

〈通信レジスタ〉第９図に示すマスタ／スレーブ通信レジスタ３３０とス
レーブ／マスタ通信レジスタ３４０は、マスタＣＰＵｌ
０とスレーブＣＰＵ２０との間の通信に使用される。マ
スタＣＰＵｌ０からスレーブＣＰＵ２０へのデータ転送
は、マスタ／スレーブ通信レジスタ３３０を用いて行な
われる。

第１２図に、マスタ／スレーブレジスタの具体的なブロ
ック図を示す。

マスタ／スレーブ通信レジスタは、ラッチ回路３３１及
びフリップフロップ３３２から構成される。

ラッチ回路３３１は、ゲート付きの８ビツトラッチ回路
から成り、ＣＰＵアドレスデータバス１２から入力する
信号を受入れて、ローカルデータバス２２に向けて出力
するよう構成されている。

このラッチ回路３３１は、マスタＣＰＵｌ０から出力さ
れるレジスタライト信号によりデータをラッチし、スレ
ーブＣＰＵ２０から出力されるレジスタリード信号によ
りデータを出力する。

方、フリップフロップ３３２は、ＳＲフリップフロップ
から成り、レジスタライト信号によりセットされ、レジ
スタリード信号によりクリアされる。そして、その出力
は、マスタ／スレーブ通信データ有り信号としてタイミ
ングコントロール回路２１５へ向は出力される。

即ち、この回路において、マスタＣＰＵｌ０がＣＰＵア
ドレスデータバス１２に所・定のデータを出力し、同時
にレジスタライト信号を出力すると、ラッチ回路３３１
にそのデータがラッチされる。フリップフロップ３３２
は、このレジスタライト信号によりセットされ、マスタ
／スレーブ通信データ有り信号をタイミングコントロー
ル回路に向は出力する。スレーブＣＰＵ２０は、このマ
スタ／スレーブ通信データ有り信号をプログラム中で読
取ると同時に、タイミングコントロール回路２１５を介
してレジスタリード信号を出力する。レジスタリード信
号がラッチ回路３３１に入力すると、データがローカル
データバス２２を介して読出される。そして、同時にフ
リップフロップ３３２がクリアされ、マスタＣＰＵｌ０
からスレーブＣＰＵ２０へのデータ転送動作が完了する
。

第１３図に、スレーブ／マスタ通信レジスタの詳細なブ
ロック図を示す。

この回路は、ラッチ回路３４１及びＳＲフリップフロッ
プ３４２を備えている。

ラッチ回路３４１は、ゲート付きの８ビツトラッチ回路
で、ローカルデータバス２２から受入れた信号をラッチ
し、ＣＰＵアドレスデータバス１２に向は出力するよう
構成されている。ラッチ回路３４１の出力動作は、タイ
ミングコントロール回路２１５から出力されるレジスタ
ライト（ＷＲＩＴＥ）信号によって制御される。また、
ラッチ回路３４１からのデータの読出しは、マスタＣＰ
Ｕｌ０から出力されるレジスタリード（ＲＥＡＤ）信号
により制御される。

一方、フリップフロップ３４２はレジスタライト信号に
よりセットされ、レジスタリード信号によりクリアされ
る。フリップフロップ３４２の出力は、マスタＣＰＵｌ
０への割込み信号となる。

即ち、スレーブＣＰＵ２０がＡレジスタ２１１からロー
カルデータバス２２に所定のデータを出力し、レジスタ
ライト信号によりラッチ回路３４１にラッチさせると、
フリップフロップ３４２がセットされ、マスタＣＰＵｌ
０に割込みがかかる。マスタＣＰＵｌ０は、フリップフ
ロップ３４２の出力により発生した割込み処理の中で、
レジスタリード信号を発生する。これにより、ラッチ回
路３４１からデータがＣＰＬＩアドレスデータバス１２
に向けて読出される。一方、マスタＣＰＵｌ０の発生す
るレジスタリード信号により、フリップフロップ３４２
がクリアされ、割込み処理が完了する。

こうして、スレーブＣＰＵ２０からマスタＣＰＵｌ０へ
のデータ転送動作が完了する。

〈スレーブＣＰＵ）スレーブＣＰＵ２０は、第９図を用いて説明したような
レジスタを介してマスタＣＰＵｌ０に制御され、次のよ
うな３つの内部状態を持つ。

第１４図に、スレーブＣＰＵ２０の内部状態の説明図を
示す。

図のように、スレーブＣＰＵ２０は、）ＩＡＬＴ状態と
　ＲＵＮ状態とＷＡＩＴ状態の３つの状態をとる。　Ｈ
ＡＬＴ状態は、スレーブＣＰＵ２０が停止している状態
である。　　ＲＵＮ状態は、スレーブＣＰＵ２０が動作
している状態で、ローカルプログラム、メモリ２４（第
３図）に格納されたプログラムにより動作を実行する。

　ＷＡＩＴ状態は、スレーブＣＰＵ２０が休止している
状態である。休止状態とは、次の起動により、直ちに先
に停止したアドレスから動作を再開できる状態のことを
いう。

そして、先に第９図で説明したように、制御レジスタ３
１０の各ビットへマスタＣＰＵｌ０が所定のフラグをセ
ットすることによって、それぞれの状態へ移行する。即
ち、制御レジスタ３１０のビットｂｅが“１′″にセッ
トされると、スレーブＣＰＵ２０はスタートし、ＨＡＬ
Ｔ状態からＲＵＮ状態に移行する。また、制御レジスタ
３１０のビットｂ１が“１″′にセットされると、　Ｒ
ＵＮ状態からＷＡＩＴ状態に移行する。次に、制御レジ
スタ３１０のビットｂｌが“０”にクリアされると、Ｗ
ＡＩＴ状態からＲＵＮ状態へ移行して動作が再開され、
制御レジスタ３１０のビットｂ０が“Ｏ”にクリアされ
ると、　ＲＵＮ状態からＨＡＬＴ状態に移行し、スレー
ブＣＰＵ２０の動作が停止する。

第１５図に、マスタＣＰＵ１０が読み書きを行なうこと
ができるレジスタ名とそのアドレスの対象衣を示す。

図に示すように、マスタＣＰＵ１Ｏは、第３図において
既に説明したプログラムカウンタ２４１゜Ａレジスタ２
１１　　Ｂレジスタ２１２　、　Ａデータポインタ２４
２　、　Ｂデータポインタ２４３　、　Ｃデータポイン
タ２４４及び４つのワーキングレジスタ２３１〜２３４
の内容の読み書きを行なうことができる。また、第３図
に示したローカルプログラムメモリ２４の読み書きも行
なうことができる。

この読み書きは、スレーブＣＰＵ２０がＨＡＬＴ状態あ
るいはＷＡＩＴ状態のときに実行される。これにより、
マスタＣＰＵｌ０がスレーブＣＰＵ２０の動作実行中、
所定のタイミングでスレーブＣＰＵ２０をＨＡＬＴ状態
あるいはＷＡＩＴ状態に移行させ、各レジスタへ所定の
データをセットし、任意の内部状態からスレーブＣＰＵ
２０の動作を再開させることができる。また、この際、
ローカルプログラムメモリ２４に随時所定のプログラム
をローディングし、スレーブＣＰＵ２０に予め用意され
ていない任意のプログラムの実行をさせることができる
。

第１６図に、第３図に示したＣＰＵインタフェースコン
トロール回路３０７の要部ブロック図を示す。

図の回路には、ローカルデータバス２２からＣＰＵアド
レスデータバス１２に向けて出力するデータを一時格納
するパスバッファ３５４と、ＣＰＵアドレスデータバス
１２からローカルデータバス２２に向は転送されるデー
タを一時格納するパスバッファ３５５とが設けられてい
る。また、ＣＰＵアドレスバス１１からローカルアドレ
スバス２１に向けて転送される信号を一時格納するパス
バッファ３５６が設けられている。ローカルプログラム
メモリ２４には、ローカルアドレスバス２１がそのアド
レス端子に接続され、ローカルデータバス２２がデータ
入出力端子に接続されている。

また、パスバッファ３５４あるいは３５５を介するデー
タ転送制御のために、スレーブＣＰＵＲＵＮフリップフ
ロップ３５１及びスレーブＣＰＵＷＡＩＴフリップフロ
ップ３５２と、オアゲート３５３と、２つのアンドゲー
ト３５７．３５Ｂが設けられている。オアゲート３５３
は、フリップフロップ３５１．３５２の出力を受入れて
アンドゲート３５７．３５８の一端に向は出力し、アン
ドゲート３５７．３５８は、他端にマスタＣＰＵｌ０の
書込みあるいは読出し制御信号ＣＰＵ　ＷＲ，ＣＰＵ　
ＲＤを受入れて、それぞれパスバッファ３５５．パスバ
ッファ３５４の制御ゲートへその出力を接続している。

マスタＣＰＵｌ０の書込みあるいは読出し制御信号ＣＰ
Ｕ　ＷＲ，ＣＰＵ　ＲＤは、更にアンドゲート３６２．
３６３にそれぞれ入力し、アンドゲート３６２．３６３
の出力は、オアゲート３６４．３６５に入力して、タイ
ミングコントロール回路２１５からの信号との論理和が
とられ、ローカルプログラムメモリ２４の書込み、読出
し制御端子ＷＥ、　ＱＣに入力するよう結線されている
。

また、ＣＰＵアドレスバス１１は、デコーダ３６０に接
続され、デコーダ３６０の出力はゲート３６１を介して
、上記アンドゲート３６２．３６３の一端と、パスバッ
ファ３５６の制御端子に入力している。アンドゲート３
６７、３６８．３７０及び３７１は、それぞれ一端に上
記ゲート３６１の出力を受入れ、他端にマスタＣＰＵｌ
０の書込みあるいは読出し信号ＣＰＵ　ＷＲ，ＣＰＵ　
ＲＤを受入れている。

データポインタ２４２は、カウンタ２４２ｂとゲート２
４２ｃ、　２４２ｄを有しており、カウンタ２４２ｂに
はローカルデータバス２２のデータが入力し、ゲート２
４２ｃの出力はローカルアドレスバス２１に向は出力さ
れ、ゲート２４２ｄの出力はローカルデータバス２２に
向けて出力されるよう結線されている。上記アンドゲー
ト３６７の出力は、ゲート２４２ｄの開閉を制御するよ
う構成されている。また、ゲート２４２ｃは、タイミン
グコントロール回路２１５から出力されるデータポイン
タアドレスゲートオーブン信号により開閉制御される。

また、カウンタ２４２ｂは、アンドゲート３６８の出力
と、タイミングコントロール回路２１５から出力される
カウンタデータラッヂ信号との論理和をとるオアゲート
３６９の出力によりローディングを制御される。

Ａレジスタ２１１は、ラッチ回路２１１ａとゲート２１
１ｂから成る。ラッチ回路２１１ａは、タイミングコン
トロール回路２１５から出力され・るＡレジスクラッチ
信号と、アンドゲート３７１の出力の論理和をとるオア
ゲート３７３の出力によりローディングを制御される。

ゲート２１１ｂは、タイミングコントロール回路２１５
から出力されるＡレジスタゲートオープン信号と、アン
ドゲート３７０の出力の論理和をとるオアゲート３７２
の出力により開閉制御される。

くローカルプログラムメモリへの書込み〉マスタＣＰＵ
　１０は、ＣＰＵアドレスバス１１にアドレス信号を出
力し、データの書込みや読出し先を指定する。このアド
レス信号は、デコーダ３６０に入力しデコードされ、ゲ
ート３６１を介して種々の回路ブロックを制御する。ゲ
ート３６１のオーブン条件は、オアゲート３５３の出力
による。

即ち、スレーブＣＰＵＲＵＮフリップフロップ３５１の
口出力がオアゲート３５３に入力し、スレーブＣＰＵＷ
ＡＩＴフリップフロップのＱ出力がオアゲート３５３に
入力するから、スレーブＣＰＵＲＵＮフリップフロップ
３５１がクリアされているか、っまり口出力が“１”の
とき、あるいはスレーブＣＰＵＷＡＩＴフリップフロッ
プがセットされている場合に、つまりＱ出力が“１”の
とき、ゲート３６１がオーブンする。従って、ちょうど
スレーブＣＰＵ２０の停止あるいは休止状態のとき、ゲ
ート３６１がオーブンすることになる。

パスバッファ３５４．３５５は、何れも出力ゲート付き
のパスバッファで、ゲートがクローズしたとき出力側は
ハイインピーダンスになる。そして、パスバッファ３５
４もパスバッファ３５５も、ゲート３６１がオーブンす
る場合にのみオーブンする。

尚、パスバッファ３５４は、アンドゲート３５８により
マスタＣＰＵｌ０から読出し制御信号ＣＰＵ　ＲＤが出
力されたときにのみオーブンする。また、パスバッファ
３５５のゲートは、アンドゲート３５７の動作によりマ
スタＣＰＵ１０から書込み制御信号ＣＰＵ　ＷＲが入力
した場合にのみオーブンする。

これにより、データがローカルデータバス２２からＣＰ
Ｕアドレスデータバス１２に向けて出力されるか、ある
いはＣＰＵアドレスデータバス１２からローカルデータ
バス２２に向は転送されるかの経路が決定される。従っ
て、スレーブＣＰＵ２０が動作中は、マスタＣＰＵｌ０
から読出し制御信号ＣＰＵ　ＲＤあるいは書込み制御信
号ＣＰＵ　ＷＲが入力したとしても、ローカルデータバ
ス２２とＣＰＵアドレスデータバス１２が接続されるこ
とはない、また、デコーダ３６０の出力も、ゲート３６
１がクローズしていれば無効となる。

従って、スレーブＣＰＵ２０が動作中、誤ってマスタＣ
ＰＵｌ０がローカルプログラムメモリ２４にアクセスし
ても、スレーブＣＰＵ２０の動作が阻害されることはな
い。

一方、マスタＣＰＵｌ０がローカルプログラムメモリ２
４をアクセスする場合、アドレス信号はパスバッファ３
５６に入力する。このとき、ゲート３６１を介して、パ
スバッファ３５６のゲートを開く制御信号が入力すると
、ＣＰＵアドレスバス１１とローカルアドレスバス２１
とが接続され、マスタＣＰＵｌ０から出力されたアドレ
ス信号が、ローカルプログラムメモリ２４のアドレス端
子に入力する。

データの読出し動作の場合、ローカルプログラムメモリ
２４から読出されたデータは、ローカルデータバス２２
及びパスバッファ３５４を通じて、ＣＰＵアドレスデー
タバス１２に向は出力される。一方、データの書込み動
作の場合、ＣＰＵアドレスデータバス１２から、パスバ
ッファ３５５とローカルデータバス２２を介してローカ
ルプログラムメモリ２４にデータが書込まれる。

尚、読出しの場合には、読出し制御信号ＣＰＵ　ＲＤが
ゲート３６１の開くタイミングで、アンドゲート３６３
からオアゲート３６５を介して、ローカルプログラムメ
モリ２４の読出し制御端子ＯＣに入力し、データの読出
しが行なわれる。また、データの書込みの場合には、マ
スタｃｐｕｉｏから書込み制御信号ＣＰＵ　ＷＲがアン
ドゲート３６２に入力し、ゲート３６１の開くタイミン
グで、オアゲート３６４を介してローカルプログラムメ
モリ２４の書込み制御端子ＷＥに入力する。これによっ
て、データの書込みが実行される。

〈Ａデータポインタへの書込み〉カウンタ等のマスタＣＰＵ１０から見たアドレスは、先
に第１５図の表で説明した通りである。

第１５図で示したＡデータポインタのアドレス信号が、
第１６図のＣＰＵアドレスバス１１に出力されると、ゲ
ート３６１はアンドゲート３６８及びオアゲート３６９
を介して、カウンタ２４２ｂのローディング動作を実行
させる。このとき、マスタＣＰＵ　１０は、ＣＰＵアド
レスデータバス１２及びパスバッファ３５５を介して、
ローカルデータバス２２に対し、Ａデータポインタ２４
２へ格納すべきデータを転送する。勿論、このとき、マ
スタＣＰＵ　１０からは書込み制御信号ＣＰＵ　ＷＲが
出力され、パスバッファ３５５のゲートが開かれている
。

一方、マスタＣＰＵｌ０は、同様のアドレス信号によっ
てＡデータポインタ２４２のゲート２４２ｄを開き、既
にカウンタ２４２ｂに格納されたデータを、ローカルデ
ータバス２２とパスバッファ３５４及びＣＰＵデータバ
ス１２を介して読取ることができる。この場合、マスタ
ＣＰＵｌ０からは、読出し制御信号ＣＰＵ　ＲＤが出力
され、パスバッファ３５４のゲートが開かれている。

Ａレジスタ２１１に対するデータの書込みも同様にして
行なわれる。即ち、ＣＰＵアドレスバス１１にＡレジス
タ２１１をアクセスするアドレス信号が入力すると、デ
コーダ３６０及びゲート３６１を介してアンドゲート３
７１が開かれ、ラッチ回路２１１ａにローディング制御
信号が入力する。このとき、マスタＣＰＵｌ０は、書込
み制御信号ＣＰＵ　ＷＲを出力し、ＣＰＵアドレスデー
タバス１２．パスバッファ３５５及びローカルデータバ
ス２２を介して、Ａレジスタ２１１に入力すべきデータ
を送り込む。これによりデータが格納される。

一方、データ読出し時には、マスタＣＰＵ　１０が同様
のアドレス信号をＣＰＵアドレスバスに入力する一方、
読出し制御信号ＣＰＵ　ＲＤを出力し、パスバッファ３
５４のゲートを開放する。アドレス信号によって、Ａレ
ジスタ２１１のゲート２１１ｂが開放されているから、
ラッチ回路２１１ａのデータは、ローカルデータバス２
２上に出力され、パスバッファ３５４を介してＣＰＵア
ドレスデータバス１２に向は出力され、マスタＣＰＵｌ
０に読取られる。

尚、第１６図には、Ａデータポインタ２４２及びＡレジ
スタ２１１のみを表示したが、第３図及び第１５図に示
した各レジスタについても、全く同様の結線がされてお
り、同様の動作が実行される。

〈スレーブＣＰＵの動作マトリクス〉第１７図に、スレーブＣＰｔＪの動作マトリクスを示し
、先に説明した要領で、マスタＣＰＵｌ０がスレーブＣ
ＰＵ２０の内部状態を設定した後のスレーブＣＰＵ２０
の動作を具体的に説明する。

第１７図の表は、横方向に、１番がスレーブＣＰＵ２０
のＨＡＬＴ状態、２番がＲＵＮ状態、３番がＷＡＩＴ状
態を示す。また、縦方向には、先に第１１図で説明した
制御レジスタ３１０のビットｂ０のセット、同じくビッ
トｂ０のクリア、ビットｂ。

のセット、同じくビットｂＩのクリアという４種の状態
をＡ、Ｂ、Ｃ，Ｄと符号を付けて表示した。各マトリク
スの３×４種類の動作は、それぞれケースＡ−１，Ａ−
２・・・と呼ぶことにする。

このマトリクスにおいて、ケースＡ−１，Ａ−２，Ａ−
３は、何れも制御レジスタ３１０のビットｂ０に“１”
をセットした場合の状態変化の有無を示す。

Ａ−１のケースでは、第１６図に示すスレーブＣＰＵＲ
ＵＮフリップフロップ３５１がセットされ、スレーブＣ
ＰＵ２０はＨＡＬＴ状態からＲＵＮ状態へ移行する。第
１６図において、スレーブＣＰＵＲｕＮフリップフロッ
プ３５１がセットされると、予め図示しないプログラム
カウンタにマスタＣＰＵ　１０によりセットされている
アドレスから、スレーブＣＰＵ２０が処理動作を開始す
る。

Ａ−２のケースでは、スレーブＣＰＵ２０が既に処理動
作を行なっており、制御レジスタ３１０のビットｂ。が
セットされても、状態は変化しない。

Ａ−３のケースでは、ＷＡＩＴ状態のときにビットｂ０
をセットしている。しかし、この状態では、既にビット
ｂ０は“１”にセットされているため、状態に変化はな
い。

次に、Ｂ−１，８−２，Ｂ−３のケースでは、制御レジ
スタ３１０のビットｂｅがクリアされる。

ケースＢ−１においては、既に制御レジスタ３１０のビ
ットｂ０がクリアされているため、再クリアされても状
態は変化しない。

Ｂ−２のケースでは、制御レジスタ３１０のビットｂ０
がクリアされると、第１６図に示すスレーブＣＰＵＲＩ
ＩＮフリップフロップ３５１がクリアされる。これによ
り、スレーブＧＰＵ２０は、現在実行中の命令の動作終
了後、ＨＡＬＴ状態に移行する。

ケースＢ−３では、スレーブＣＰＵ２０がＷＡＩＴ状態
のとき、ビットｂｏがクリアされる。

スレーブＣＰＵ２０のＷＡＩＴ状態の条件は、制御レジ
スタ３１０のビットｂ０が１″にセットされており、か
つ、制御レジスタ３１０のビットｂ＋が“１”にセット
されているときである。この場合、第１６図に示すスレ
ーブＣＰＵＲＵＮフリップフロップ３５１とスレーブＣ
ＰＵＷＡＩＴフリップフロップ３５２がセットされてい
る。従って、マスタｃｐｕ　ｔ　ｏにより制御レジスタ
３１０のビットｂ０がクリアされると、スレーブＣＰＵ
ＲＵＮフリップフロップ３５１がクリアされる。これに
より、スレーブＣＰＵＷＡＩＴフリップフロップ３５２
もクリアされ、スレーブＣＰＵ２０はＨＡＬＴ状態へ移
行する。

Ｃ−１，Ｃ−２，Ｃ−３のケースでは、制御レジスタ３
１０のビットｂ＋がセットされる。

Ｃ−１のケースでは、スレーブＣＰＵＲＵＮフリップフ
ロップ３５１はセットされていない。ＷＡＩＴ状態への
移行条件は、スレーブＣＰＵＲＵＮフリップフロップ３
５１がセットされ、かつ、マスタＣＰＵ１０により制御
レジスタ３１０のビットｂ、がセットされたときである
。従って、この場合状態は変化しない。

ケースＣ−２においては、スレーブＣＰＵＲＵＮフリッ
プフロップ３５１がセットされており、マスタＣＰＵｌ
０によって制御レジスタ３１０のビットｂ、がセットさ
れるので、上記の条件を満足する。従って、このケース
では、スレーブＣＰＵ２０がＲＵＮ状態からＷＡＩＴ状
態へ移行する。この場合、スレーブＣＰＵ２０は現在実
行中の命令終了後、スレーブＣＰＵＷＡＩＴフリップフ
ロップ３５２をセットして、ＷＡＩＴ状態へ移行する。

Ｃ−３のケースでは、既にスレーブＣＰＵＷＡＩＴフリ
ップフロップ３５２がセットされている。従って、制御
レジスタ３１０のビットｂ１が再セットされても、状態
は変化しない。

ケースＤ−１，Ｄ−２，０−３は、制御レジスタ３１０
のビットｂ、がクリアされた場合である。

先ず、ケースＤ−１においては、スレーブＣＰＵＷＡＩ
Ｔフリップフロップがクリアされている。即ち、ここで
、制御レジスタ３１０のビットｂ１を再クリアしても、
状態は変化しない。

ケースＤ−２でも、スレーブＣＰＵＷＡＩＴフリップフ
ロップ３５２はクリアされている。従って、ケースＤ−
１と同様、状態は変化しない。

最後にケースＤ−３においては、スレーブＣＰＵＷＡＩ
Ｔフリップフロップ３５２がセットされており、かつ、
スレーブＣＰＵＲＵＮフリップフロップ３５１がセット
されているため、マスタＣＰＵｌ０により制御レジスタ
３１０のビットｂ、がクリアされると、スレーブＣＰＵ
ＷＡＩＴフリップフロップ３５２がクリアされ、スレー
ブＣＰＵＲＵＮフリップフロップ３５１がセットされた
状態になる。これにより、スレーブＣＰＵ２０はＲＵＮ
状態に移行し、ＷＡ１丁状態に入る前に実行した命令の
次のアドレスから処理を開始する。

以上説明したように、マスタＣＰＵｌ０は、先に第９図
で説明した状態レジスタ３２０を見ることにより、スレ
ーブ（１，ＰＵ２０の動作を認識し、制御レジスタ３１
０の内容を変更して、スレーブＣＰＵ２０を起動、休止
、停止制御することができる。これによって、マスタＣ
ＰＵｌ０は、マスタＣＰＵ自身の処理動作を、スレーブ
ＣＰＵ２０の処理動作と同期させ、効率の良い制御を行
なうことができる。

くスレーブｃｐｕの入出力命令〉第１図に示すように、本発明の装置においては、スレー
ブＣＰＵ２０のシステムアドレスデータバス４２に接続
されたメモリ等が、マスタＣＰＵ　１０とスレーブＣＰ
Ｕ２０とに共用されている。従って、何れか一方が、各
メモリ等にアクセスする入出力命令は相互に衝突しない
ように調整されなければならない。このために、先ず第
３図のシステムバスコントロール＆　ＤＲＡＭリフレッ
シュコントロール回路３０６には、例えば、バス切替え
のための回路が設けられる。

第１８図に、システムバスコントロール回路例のブロッ
ク図を示す。

システムバスコントロール＆　ＤＲＡＭリフレッシュコ
ントロール回路３０６には、バス切替回路３０６ａが設
けられている。このバス切替回路３０６ａには、ＣＰＵ
アドレスバス１１が接続され、更にＣデータポインタ２
４４を介してローカルデータバス１２が接続されている
。このＣデータポインタ２４４には、先に説明したよう
に、第１図に示す共有データメモリ４４等のアクセスに
使用されるアドレスがセットされる。このアドレスは、
スレーブＣＰＵ２０により生成される。一方、ＣＰＵア
ドレスバス１１には、マスタＣＰＵｌ０から所定のアド
レスが入力する。

バス切替回路３０６ａには、第３図に示すタイミングコ
ントロール回路２１５からバス切替信号が入力し、例え
ばバス切替信号がハイレベルになった場合に、Ｃデータ
ポインタ２４４の出力がシステムアドレスバス４１に向
は出力される。また、バス切替信号がロウレベルの場合
に、ＣＰＵアドレスバス１１から供給されるアドレス信
号がシステムアドレスバス４１に出力されるよう構成さ
れている。

第１９図に、スレーブＣＰＵの入出力命令タイミングチ
ャートを示す。

スレーブＣＰＵは、このようなタイミングチャートに従
ってシステムアドレスバスなアクセスする。尚、第１９
図において、＊印を示した信号はロウアクティブ、その
他の信号はハイアクティブで示されている。

第１９図（ａ）において、マスタＣＰＵ　１０は、図の
ようなタイミングでアドレスラッチイネーブル信号をア
クティブにする。即ち、データメモリアクセスサイクル
に続く２回のフェッチサイクルを周期的に繰返し、各サ
イクルの初めに、所定時間、アドレスラッチイネーブル
信号がアクティブにされる。これにより、ＣＰＵアドレ
スバス１１上のアドレス信号が確定する。

一方、同図（ｂ）において、マスタＣＰＵのプログラム
ストアイネーブル信号は、各フェッチサイクルの後半に
おいてアクティブとなる。また、同図（Ｃ）に示すよう
に、マスタＣＰＵのり一ド／ライト（ＲＤ／ＷＲ）信号
は、データメモリアクセスサイクルの後半においてアク
ティブとなる。この間に、マスタＣＰＵｌ０による共有
データメモリ４４等の読み書き動作が行なわれる。

ここで、スレーブＣＰＵ２０は、マスタＣＰＵ１０がプ
ログラムフェッチを行なっている間を利用し、サイクル
スチールでシステムバスにアクセスする。

即ち、第１９図（ｄ）に示すように、マスタＣＰＵ　１
０のリード／ライト信号がアクティブとなった同図（Ｃ
）のタイミングで、スレーブＣＰＵ２０はバスリクエス
トをアクティブにする。尚、この時点で、スレーブＣＰ
Ｕ２０はＲＵＮ状態からＷＡＩＴ状態に切替わる［同図
（ｆ）］。

更に、マスタＣＰＵｌ０のデータメモリへのアクセス終
了後、偶数番目のフェッチサイクル、即ち、この例では
、２番目のフェッチサイクルにおいて、スレーブＣＰＵ
がバス使用権を獲得する。

このとき、バス切替信号がアクティブとなる［同図（ｇ
）］。その結果、第１８図に示したバス切替回路３０６
ａが動作し、システムアドレスバス４１にローカルバス
、即ちローカルデータバス１２が接続される。そして、
マスタＣＰＵｌ０によるアドレスラッチイネーブル信号
［同図（ａ）］が立ち下がった後、スレーブＣＰＵのＩ
ｌｏによるリード／ライト（ＲＤ／ＷＲ）信号がアクテ
ィブとなる［同図（ｅ）］。この時点で、スレーブＣＰ
Ｕ２０による共有データメモリ４４へのアクセスが実行
される。

その後、マスタＣＰＵｌ０のフェッチサイクルが完了す
ると、スレーブＣＰＵ２０のバスリクエスト信号が立ち
下がり［同図（ｄ）］　、スレーブＣＰＵのＩ１０リー
ドライト信号が無効となって［同図（ｅ）］、スレーブ
ＣＰＵの動作がＷＡＩＴ状態からＲＵＮ状態に切替わる
。

このように、スレーブＣＰＵ２０がマスタＣＰＵ　Ｉ　
Ｏのプログラムフェッチサイクルを利用したサイクルス
チールで動作すれば、無秩序なタイミングでバス切替回
路３０６ａを動作させてバス切替えを行なうよりも、デ
ータ転送を効率的に行なうことができる。

（発明の効果）以上説明した本発明のプリンタ制御装置は、マスタＣＰ
Ｕが状態レジスタ３２０を介してスレーブＣＰＵの状態
を認識し、制御レジスタ３１０を介してスレーブＣＰＵ
の起動、休止及び停止動作を制御する。この場合に、マ
スタＣＰＵが、スレーブＣＰＵの任意の内部状態を設定
してスレーブＣＰＵ２０の動作を制御することができる
。また、マスタＣＰＵｌ０が、スレーブＣＰＵのコント
ロールプログラムを随時プログラムメモリにロードし、
これをスレーブＣＰＵに実行させることにより、予めス
レーブＣＰＵ側に用意されていない任意のプログラムに
よって、スレーブＣＰＵを制御することもできる。

また、コマンドによらずマスタＣＰＵがスレーブＣＰＵ
を制御でき、デコードエンコード処理の負担が軽減され
る。

【図面の簡単な説明】

第１図は本発明の装置の実施例を示すブロック図、第２
図はプリンタの概略構成ブロック図、第３図は本発明の
装置の要部ブロック図、第４図はスレーブＣＰＵの動作
タイミングチャート、第５図はスレーブＣＰＵのＡＬＵ
ブロック図、第６図はプログラムカウンタブロック図、
第７図はＡデータポインタブロック図、第８図はＣデー
タポインタブロック図、第９図はマスタＣＰＵによるス
レーブＣＰＵの制御ブロック図、第１ｏ図は状態レジス
タ３２０のビット割当て説明図、第１１図は制御レジス
タ３１０のビット割当て説明図、第１２図はマスタ／ス
レーブ通信レジスタのブロック図、第１３図はスレーブ
／マスタ通信レジスタのブロック図、第１４図はスレー
ブＣＰＵの内部状態説明図、第１５図はマスタＣＰＵが
読み書きするレジスタの一覧表、第１６図はＣＰＵイン
タフェースコントロール回路要部ブロック図、第１７図
はスレーブＣＰＵの動作マトリクスを示す一覧表、第１
８図は第３図の装置に使用されるシステムバスコントロ
ール回路例を示すブロック図、第１９図はスレーブＣＰ
Ｕの人出カ命令タイミングチャートである。１ｏ・・・マスタＣＰＵ。１１・・・ＣＰＵアドレスバス、１２・・・ＣＰＵアドレスデータバス、１３・・・ＣＰ
Ｕバスコントロール信号、１４・・・マスタコントロー
ルプログラムメモリ、１５・・・アドレスラッチ回路、２０・・・スレーブＣＰＵ。２１・・・ローカルアドレスバス、２２・・・ローカルデータバス、２４・・・ローカルプログラムメモリ、３０・・・入出
力制御回路、４１・・・システムアドレスバス、４２・・・システムアドレスデータバス、４４・・・共
有データメモリ、４５・・・印字パターンメモリ、４７・・・プリントヘッド駆動回路、４８　・・・アドレスラッチ　及び　スペースモータコ
ントロール回路、４９・・・スペースモータ駆動回路、５０・・・印字機構、１・・・プリントヘッド、２・・・スペースモータ、５３・・・ロータリエンコーダ。

Claims

【特許請求の範囲】１、プリンタ全体の動作を制御するマスタＣＰＵと、プリンタの印字機構を制御するスレーブＣＰＵと、前記マスタＣＰＵが前記スレーブＣＰＵの起動，休止及
び停止動作を制御するための、制御データを書込む制御
レジスタと、前記スレーブＣＰＵが当該スレーブＣＰＵの動作状態を
前記マスタＣＰＵに通知するための、状態データを書込
む状態レジスタとを備えたことを特徴とするプリンタ制
御装置。２、プリンタ全体の動作を制御するマスタＣＰＵと、プリンタの印字機構を制御するスレーブＣＰＵと、前記マスタＣＰＵが前記スレーブＣＰＵのコントロール
プログラムの一部をロードするプログラムメモリとを備
えたことを特徴とするプリンタ制御装置。