JPH03187617A - プログラム可能な論理アレイとして使用するために適合可能な装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は、プログラム可能な論理アレイ装置に関する
ものであり、かつ、特に、集積回路構造で実施されると
きに、実質的に同様の領域を占有する一方で、先行技術
の装置の電力消失のおよそ工０分のｌのオーダで低減さ
れた電力消失を達成するために、ＮＡＮＤ型ＡＮＤ面の
使用で、パイプラインの技術と、簡素化されたアドレス
指定の技術とを組合わせるプログラム可能な論理アレイ
装置に関するものである。

通信応用で使用される現代の集積回路において、音声信
号はマイクロエンジンによりデジタル方式で処理される
。そのようなマイクロエンジンは、たとえば、別個のプ
ログラムメモリ、データメモリ、および係数メモリを有
する算術論理演算装置を使用してもよい専用の信号プロ
セッサである。

そのような形状におけるデータおよび係数メモリは一般
に読出し／書込みメモリである一方で、プログラムメモ
リは通常プログラム可能な論理アレイ、または読出し専
用メモリとして実施される。

１９のサンプルを処理するのにマイクロエンジンにより
とられる時間は“フレーム”と呼ばれ、かつたとえば、
８ＫＨｚサンプル速度で作動するパルス符号変調方式で
の１２５μ秒に等しい。マイクロエンジンは所与のフレ
ームにおいである数の命令を行なうように要求され、そ
の数の命令はたとえば２５６と１０２４との間の範囲に
及んでもよい。このように、速いアクセス時間はしばし
ば１２５ナノ秒と同様に短い命令ストアから必要とされ
る。そのような速いアクセス時間は、付随する高い電力
消失、克服することが望ましい不利な点を伴う速いプロ
グラム可能な論理アレイまたは読出し専用メモリ構造を
命令する。

集積回路を形成する際に重要なほかの設計基準は回路の
複雑性および集積回路により占有される領域を含む。厳
しい制限の中で償頼性および繰り返し可能性を伴い生産
規模で製造が行なわれることができるように回路の複雑
さを低減することが望ましい。回路により占有される領
域（“土地”（“ｒｅａｌ　　ｅｓｔａｔｅ”））は経
済的理由のために低く保たれるのが望ましい別の要因で
ある。

この発明は、生産規模で経済的に製造可能で、かつ集積
回路構造において過度の領域を占有しない低電力のプロ
グラム可能な論理アレイ構造を提供するように設計され
る。

発明の概要 この発明は、信号源からのマルチビット入力信号を受け
、かつプログラムに従って入力信号に論理的に関連する
結果として生じる出力信号を生じるためのプログラム可
能な論理アレイ装置である。

この発明は、その好ましい実施例において、複数個のク
ロック信号を発生するためのクロックと、入力信号への
第１の繰り返し動作を行ない、かつ第２の繰り返し処理
回路により受けられる第１の繰り返し出力信号を発生す
るための第１の繰り返し処理回路とを含む。第２の繰り
返し処理回路は第１の繰り返し出力信号に第２の繰り返
し動作を行ない、かつ結果として生じる出力信号を発生
する。

この発明の好ましい実施例においてさらに含まれるのは
、第１の繰り返し処理回路および第２の繰り返し処理回
路に共通の複数個の導電性の共通ラインである。

第１の繰り返し処理回路は、第１のさ点のアレイを規定
するために共通ラインと協働する複数個の第１の信号ラ
インを含み、かつ第２の繰り返し処理回路は第２のさ点
のアレイを規定するために複数個の共通ラインと協働す
る複数個の第２の信号ラインを含む。入力信号は複数個
の第１の信号ラインにより受けられ、かつ結果として生
じる出力信号は第２の信号ラインにより与えられ、かつ
第２の信号ラインのうち少なくとも１９はアドレス情報
を搬送するための第１の繰り返し処理回路に作動的に接
続されてもよい。アドレス情報はまた第２の繰り返し処
理回路に含まれない回路により発生されてもよい。

第１の繰り返し処理回路および第２の繰り返し処理回路
は、各々、クロック信号に応答して、第２の信号ライン
および共通ラインのプリチャージを行ない、かつ入力信
号を第１の信号ラインに選択的に接続するために電圧源
を選択的に接続するためのスイッチを有する。共通ライ
ンは、クロック信号に応答して共通ラインを接地に接続
するための第２のスイッチに有効に、選択的に接続され
る。

第１の繰り返し処理回路は、さらに、共通ラインの選択
されたものの少なくとも一部の連続性をなしとげるため
のスイッチの第３のアレイを含む。

第３のスイッチは第１のさ点のアレイを形成し、共通ラ
インのうちのあるもので選択的に、直列に接続され、か
つプログラムに従って第１の信号ラインのうち選択され
たものによりゲートされ、その結果第３のスイッチの適
当なもののゲーティングは共通ラインの選択されたもの
の予め定められた部分を接地に接続する。

好ましい実施例において、プログラムは複数個のプログ
ラムステップを含み、各々は関連するマルチビットアド
レスを有し、かつアドレスはプログラムステップの実行
に対する発生の確立された、固定された順序を有する。

アドレスビットのうち少なくとも部分は、共通ラインに
有効に接続され、かつあるビットがレジスタを通し循環
させられるときそれらの共通ラインの選択的な能動化を
行なう循環レジスタにストアされる。この発明の好まし
い実施例にいおて、プリチャージ、第１の繰り返し処理
回路への入力信号の付与、かつこの発明の中での様々な
スイッチのゲートをすることは別個のクロック信号によ
り制御される。

第１の、かつ第２の繰り返し処理回路は、好ましくは、
複数個のブロックに配置され、そのブロックの各々は、
少なくとも１９の出力ラインが、結果として生じる出力
信号を保つための出力バッファで終る共通出力ラインに
与えられる。

したがって、この発明の目的は、現在存在する先行技術
のプログラム可能な論理アレイ装置よりその動作中に著
しく低い電力を消失するプログラム可能な論理アレイ装
置を提供することである。

この発明のさらなる目的は、生産の量において確かに、
経済的に製造可能なプログラム可能な論理アレイ装置を
提供することである。

この発明のまたさらなる目的は、現在存在する先行技術
の装置と集積回路構造において実質的に同様な領域を占
有するプログラム可能な論理アレイ装置を提供すること
である。

この発明のさらなる目的および特徴は、この発明の好ま
しい実施例を示す添付の図面に関連し考慮されるとき以
下の明細および前掲の特許請求の範囲において明らかと
なるであろう。

発明の詳細な説明 先行技術のプログラム可能な論理アレイ装置１０の電気
略図は第１ａ図に図示される。プログラム可能な論理ア
レイ１０は、“ＡＮＤ”面１２および“ＯＲ”面１４の
２つの部分を含む。ＡＮＤ面１面心２ッファ１６および
反転バッファ１８により表わされる複数個の制御ビット
バッファを含む。もちろん、制御ピットバッファ１６お
よび反転制御ビットバッファ１８は、それにより制御ビ
ットが制御レジスタ２２からＡＮＤ面１面心２えられる
各制御ビット入力ライン２０に関連する制御ピットバッ
ファおよび制御ビット反転バッファの同様の縦並びの配
列を表わす。

ＡＮＤ面１面心２らにアドレスビットバッファ２８およ
びアドレスビット反転バッファ３０と同様にサブアドレ
スビットバッファ２４およびサブアドレスビット反転バ
ッファ２６を含む。

もちろん、制御ピットバッファの縦並びの配列の表示と
同様に、サブアドレスビットバッファ２４および２６と
、アドレスビットバッファ２８および３０とは、それぞ
れ多数のサブアドレスビット入力ライン３２およびアド
レスビット入力ライン３４の各々に関連する縦並びのバ
ッファの配列を表わす。

このように、第１ａ図のＡＮＤ面１面心２異なった特別
の機能を選択し、またはフィルターを能動化し、かつ不
能化し、かつ制御ビット領域を形成する制御ビット入力
ライン２０により与えられる制御ビットと、特定の命令
の実行を選択し、それはサブアドレスビットライン３２
により与えられるサブアドレスビットおよびアドレスビ
ット入力ライン３４により与えられるアドレスビットの
形式で現われるアドレス情報との２つのタイプの入力を
有する。

ＡＮＤ面１面心２さらに、共通ライン３６および３８に
より第１ａ図で表わされる複数個の最小項共通ラインを
含む。共通ライン３６および３８の各々に関連するのは
仲間の仮想接地ライン４０および４２により第１ａ図で
表わされる仲間の仮想接地ラインである。制御ビットラ
イン４４および４６はそれぞれ制御ピットバッファ１６
および制御ビット反転バッファ１８の出力に接続され、
サブアドレスビットライン４８および５０は、それぞれ
サブアドレスビットバッファ２４およびサブアドレスビ
ット反転バッファ２６に接続され、かつアドレスビット
ライン５２および５４は、それぞれ、アドレスビットバ
ッファ２８およびアドレスビット反転バッファ３０の出
力に接続される。

共通ライン３６および３８は、プログラム可能な論理ア
レイ装置１０により実施されるべきプログラムに従って
スイッチングトランジスタにより仮想接地ライン４０お
よび４２に選択的に接続される。スイッチングトランジ
スタの接続はスイッチングトランジスタ５６．５８、お
よび６０により第１ａ図で表わされる。スイッチングト
ランジスタ５６．５８、および６０は、プログラム可能
な論理アレイ装置１０により実施されるべきプログラム
に従って、適当な制御ビットライン、サブアドレスビッ
トライン、およびアドレスビットラインにより第１ａ図
に示されるように、ゲートされる。

このように、図示のために、第１ａ図において、スイッ
チングトランジスタ５８は共通ライン３６を仮想接地ラ
イン４０に接続し、かつサブアドレスライン４８により
ゲートされ、スイッチングトランジスタ５６はまた共通
ライン３６を仮想接地ライン４０に接続し、かつアドレ
スビットライン５４によりゲートされ、かつスイッチン
グトランジスタ６０は共通ライン３８を仮想接地ライン
４２に接続し、かつアドレスビットライン５２によりゲ
ートされる。制御ビットライン４４または４６により切
換えられるスイッチングトランジスタは第１ａ図には図
示されていないが、それは第１ａ図が先行技術のプログ
ラム可能な論理アレイ装置の非常に低減された表示であ
るからだけである。

実際のプログラム可能な論理アレイ装置は、多数の制御
ビットライン、サブアドレスビットライン、およびアド
レスビットラインと同様に何首もの共通ラインを有する
こともできるであろう。このように、プログラムは、制
御ビットライン４４または４６によりゲートされるスイ
ッチングトランジスタを経たその関連する仮想接地ライ
ンへの共通ラインの接続を必要としてもよい。

各共通ライン３６．３８に関連するのはＡＮＤ面１面上
２Ｒ面１４との中間のバッファ６２．６４である。動作
の間、クロック機能はクロック入力接続６６で第１ｂ図
に表わされるクロック信号に従って装置１０に与えられ
る。第１ｂ図で“Ｐ”によって表わされるプリチャージ
クロック信号はＭＰＡスイッチングトランジスタ６８が
基準電圧源７２からの基準電圧ｖＣＣを共通ライン３６
に接続することを可能とし、かつＭＰＡスイッチングト
ランジスタ７０が基準電圧源７４からの基準電圧■ＣＣ
を共通ライン３８に接続することを可能とし、それによ
って共通ライン３６および３８をバッファ６２および６
４に至るまで基準電圧ＶＣＣでプリチャージする。同時
に、ＭｖＧＡトランジスタ１１８および１２０はオフに
され、ＭＰＡスイッチングトランジスタ６８．７０を介
した任意の放電経路を除去する。

バッファ６２および６４の出力はＯＲ面１４に延びる最
小項ライン３６および３８の延長に接続される。ＯＲ面
１４の中の共通ライン３６および３８を横断するのは、
サブアドレス、ロードサブアドレス、アドレス、および
出力ビットに関連する複数個の出力ラインである。これ
らの出力ラインは、サブアドレス出力ライン７６、ロー
ドサブアドレス出カライン７８、アドレス出力ライン８
０、および結果として生じる出力ライン８２により第１
ａ図で表わされる。仲間の仮想接地ラインは、ＯＲ面１
４の出力ラインの各々に関連し、その結果サブアドレス
出力ライン７６は仲間の仮想接地ライン８４を有し、ロ
ードサブアドレス出カライン７８は仲間の仮想接地ライ
ン８６を有し、アドレス出力ライン８０は仲間の仮想接
地ライン８８を有し、かつ結果として生じる出力ライン
８２は仲間の仮想接地ライン９０を有する。

出力ライン７６．７８．８０、および８２のうちの選ば
れたものは共通ライン３６および３８により駆動される
スイッチングトランジスタによりそれらのそれぞれの仲
間の仮想接地ライン８４．８６．８８、および９０に接
続される。出力ラインと仲間の仮想接地ラインとの間の
様々な接続の選択と、共通ライン３６および３８のどち
らがそのような接続を行うスイッチングトランジスタを
駆動するかの選択とは装置１０により実施されるべきプ
ログラムにより定められる。そのようなスイッチの配置
はスイッチングトランジスタ９２．９４．９６、および
９８により第１ａ図において表わされる。

このように、スイッチングトランジスタ９２はサブアド
レス出力ライン７６をその仲間の仮想接地ライン８４に
接続し、かつ共通ライン３６により駆動され、スイッチ
ングトランジスタ９４はロードサブアドレス出カライン
７８をその仲間の仮想接地ライン８６に接続し、かつ共
通ライン３８により駆動され、スイッチングトランジス
タ９６はアドレス出力ライン８０をその仲間の仮想接地
ライン８８に接続し、かつ共通ライン３６により駆動さ
れ、かつスイッチングトランジスタ９８は結果として生
じる出力ライン８２をその仲間の仮想接地ライン９０に
接続し、かつ共通ライン３８により駆動される。

ＯＲ面１４の出力ラインは反転出力バッファで終えられ
るので、第１ａ図に表わされるように、サブアドレス出
力ライン７６は反転出力バッファ１００で終わり、ロー
ドサブアドレス出カライン７８は反転出力バッファ１０
２で終わり、アドレス出力ライン８０は反転出力バッフ
ァ１０４で終わり、かつ結果として生じる出力ライン８
２は反転出力バッファ１０６で終わる。

ＯＲ面１４のプリチャージは、ＭＰＯトランジスタ１１
０．１１２．１１４、および１１６がすべての最小項ラ
イン３６および３８がプリチャージされた状態で安定し
た後ゲートされることを保証するために遅延されたクロ
ック１０８を介し行なわれる。そのような遅延されたゲ
ートをした結果として、関連する仮想接地ライン８４．
８６．８８および９０と同様に関連する出力ライン７６
．７８．８０および８２は、すべての最小項ライン３６
および３８が安定した後のみプリチャージされる。

（第１ｂ図のパルス“ＥＶ”により表わされる）評価信
号はプリチャージ信号″Ｐ″に従い、かつ遅延されたク
ロック１０８によりＯＲ面１４に対し遅延される。評価
信号ＥＶはＭＰＡ）ランジスタロ８および７０を開く。

遅延クロック１０８により強いられる遅延の後、評価信
号ＥＶはＭＰＯプリチャージトランジスタ１１０．１１
２．１１４および１１６を開く。評価信号ＥＶに関連す
るハイの信号はまたＭＶＧＡスイッチングトランジスタ
１１８および１２０を閉じ、それによって仮想接地ライ
ン４０および４２を接地に接続する。

遅延クロック１０８により強いられる遅延の後、評価信
号ＥＶは同様にＭＶＧＯスイッチングトランジスタ１２
２．１２４．１２６、および１２８を閉じ、それによっ
て仮想接地ライン８４．８６．８８、および９０を接地
に接続する。

そのような態様で、所与の最小項ライン３６または３８
がスイッチングトランジスタ５６．５８．６０をゲート
することにより接地されたかどうかに依存し、かつさら
に、所与の出力ラインがＯＲ面１４のスイッチングトラ
ンジスタ９２．９４．９６．９８を能動化することによ
り最小項ライン３６．３８によって接地にゲートされた
かどうかに依存して、出力ライン７６．７８．８０、お
よび９０は選択的に接地される。たとえば、もしサブア
ドレスビットライン４８がスイッチングトランジスタ５
８をゲートすれば、評価信号ＥＶの間、最小項ライン３
６はスイッチングトランジスタ５８、仮想接地ライン４
０、およびＭＶＧＡスイッチングトランジスタ１１８を
介し接地に接続されるであろう。共通ライン３６のその
ような接地はスイッチングトランジスタ９２または９６
をゲートすることを妨げるので、ＭＶＧＯスイッチング
トランジスタ１２２または１２６を能動化することは出
力ライン７６および８２へ接地の影響を及ぼさないであ
ろう。したがって、出力ライン７６および８０はそれぞ
れバッファ１００および１０４の入力で＋ｌ信号を有す
るであろう。評価信号ＥＶパルスが起こるたびに１９の
最小項ラインだけが充電されたままになる。

サブアドレス出力ライン７６は反転出力バッファ１００
を介し出力伝送ゲート１０１に接続され、ロードサブア
ドレス出カライン７８は反転出力バッファ１０２を介し
出力伝送ゲート１０３に接続され、アドレス出力ライン
８０は反転出力バッファ１０４を介し出力伝送ゲート１
０５に接続され、かつ結果として生じる出力ライン８２
は反転出力バッファ１０６を介し出力伝送ゲート１０７
に接続される。各出力伝送ゲート１０１．１０３．１０
５．１０７は、各伝送ゲートがｎチャネル入力が正であ
り、かつｐチャネル入力が負であるとき、導電状態であ
るようにｐチャネル電界効果トランジスタと並列のｎチ
ャネル電界効果トランジスタを含む。出力伝送ゲートｉ
ｏｉ、ｌｏａ、１０５、１０７は、第１ｂ図で示される
ように評価信号ＥＶが正のとき、それぞれの出力伝送ゲ
ート１０１．１０３．１０５．１０７の極性が第１ａ図
に示されるようなものである態様で入力６６で与えられ
るクロック信号に応答し、かつそのような状態において
、そのｎ入力が正で、かつそのｐ入力が負である各出力
伝送ゲート１０１．１０３．１０５．１０７が能動化さ
れ、かつそこへ与えられる信号を通す。このように、評
価信号ＥＶが正のとき、サブアドレス出力ライン７６、
ロードサブアドレス出カライン７８、およびアドレス出
力ライン８０上にある信号は反転バッファ１００．１０
２、および１０４を介し通され、かつ反転バッファ１０
０．１０２、および１０４により反転され、かつＡＮＤ
面１面心２えられる。特に、サブアドレス出力反転信号
はライン７７を経て入力伝送ゲート８７に与えられ、ロ
ードサブアドレス信号７８は反転され、かつサブアドレ
スラッチ１３０に与えられライン７７を経た入力伝送ゲ
ート８７へのサブアドレス信号の伝送を制御し、かつア
ドレスビット信号（反転された）はライン７９を経て入
力伝送ゲート８９に通される。結果として生じる出力ビ
ツト信号８２は反転され、かつ出力ライン８３に通され
る。

入力伝送ゲート８７．８９は、クロック信号に関し、出
力伝送ゲート１０１．１０３．１０５．１０７が接続さ
れるのと反対の極性で接続される。

したがって、入力伝送ゲート８７．８９は能動化され、
かつそれによってプリチャージ信号Ｐが入力６６で与え
られるときそれらに与えられる信号を伝送する。このよ
うに、プリチャージ信号Ｐの負の偏位の間、サブアドレ
スおよびアドレス情報はＯＲ面面心４らＡＮＤ面１面心
２り返される。

サブアドレス情報の伝送はサブアドレスラッチ１３０に
より制御される。ライン７８上のロードサブアドレスビ
ット信号が負のとき、それは反転出力バッファ１０２に
より反転され、かつ評価ＥＶ信号パルスの間、出力伝送
ゲート１０３を介し伝送され、かつサブアドレスラッチ
反転バッファ１３１に与えられる。サブアドレスラッチ
反転バッファ１３１は、結果として、正の信号をサブア
ドレスラッチ伝送ゲート１３３のｐ入力に与える。

負の信号は、同時に、サブアドレスラッチ伝送ゲート１
３３のｎ入力に与えられ、それによってサブアドレスラ
ッチ伝送ゲート１３３を導電性にし、かつ反転されたサ
ブアドレスビット信号がライン７７を経て入力伝送ゲー
ト８７に通されるようにする。

このように、当業者に認識されるであろうように、ＯＲ
面面心４、結果として生じる出力ライン８２により表わ
される命令それ自身と、次の周期のためにＡＮＤ面１面
心２り返される次の命令のアドレスとの２つの種類の出
力を生じ、アドレスはサブアドレス出力ライン７６、ロ
ードサブアドレス出カライン７８、およびアドレス出力
ライン８０により表わされるラインを含む。

典型的なプログラム、またはマイクロコードは、フレー
ムの間繰り返して実行される命令のサブルーチンまたは
ブロックを含む。これらの繰り返されるブロックは１回
だけコード化される。繰り返しはアドレスビットのいく
つかを“ドントケア”（“ｄｏｎ’　　ｔ　　ｃａｒｅ
”）（Ｘ）状態にすることにより達成される。たとえば
、１フレームにつき８回実行するブロックはアドレスの
３つの最上位ビットをＸ”に設定される。しかしながら
、−旦ルーチンが入れられると、毎回異なったリターン
アドレスを発生する手段が必要とされる。これを行なう
ために、サブルーチンにおける最後の命令が十分にデコ
ードされ、使用されているプログラム可能な論理アレイ
装置の８個の最小項に帰着する。それらの８個の最小項
はリターンアドレスと、リターンアドレスを第１ａ図の
サブアドレスラッチ１３０のようなラッチにロードする
制御ビットとを含む。一般的に、ラッチされるべきアド
レスはすべてのビットを含まなければならない。

しかしながら、ルーチンは、常に、それら自身等距離で
、かつそれらの３つの最上位ビットにおいてのみ異なる
アドレスに戻らなければならない。

このように、すべての８個のリターンアドレスは３つの
最上位ビットを除き等しいすべてのビットを有するであ
ろうし、かつサブアドレスを形成するそれらの３つの最
上位ビットをラッチすることだけが必要である。そのよ
うな態様において、アドレス領域はさらに第１ａ図に図
示されるようにサブアドレスおよびアドレス領域へサブ
分割される。

第１ａ図に図示されるプログラム可能な論理アレイ装置
ＩＯは速く、かつ単一のクロックを必要とするが、それ
は電力を浪費する。たとえば、すべての最小項ライン３
６．３８が充電され、かつそれから、１９のほかはすべ
て装置１．０の動作の間放電される。第１ａ図に図示さ
れるタイプの回路の典型的な使用において、最小項の数
（Ｍ）は３５０程度であり、その結果ＡＮＤ面１２のプ
リチャージ周期で使われる電荷の（Ｍ−１）／Ｍ（すな
わち９９％より多い）は浪費される。

さらに、典型的な応用において、１９を除きすべての最
小項バッファ６２．６４は状態の不必要な変化を経験す
る。このように、切換えの間消失される短絡電流の９９
．７％が同様に浪費される。

またさらに、第１ａ図の仮想接地ライン４０および４２
により表わされるＡＮＤ面１面詰２想接地ラインは、典
型的に、１００ピコフアラドのオーダで非常に大きな静
電容量を有する。そのような仮想接地ライン静電容量は
各周期ごとに基準電圧（Ｖ　ＣＣ）に再充電されなくて
はならず、その再充電は重要であり得る。

ＯＲ面１４において、状態を変えなくてはならないそれ
らの出力ラインのみが放電される一方で残る出力ライン
は充電されたままであるので情況はいくらか厳しくはな
い。しかしながら、１９の命令から次の続いて起こる命
令に放電されたままでなくてはならない出力ラインに対
して起こるまだなおいくらかの浪費がある。そのような
ラインはプリチャージされ、それから再び放電され、そ
れらのラインに接続されるバッファはまたラインがプリ
チャージされたとき状態を変え、次にそれらのうちほと
んどがそれらの前の状態に戻り、かつ、したがって、見
せかけの遷移を経験する。そのような見せかけの遷移は
またさらなる電力の浪費を伴う。

この発明は、アクセス時間に影響なしに、かつ先行技術
の装置により必要とされるその面積に実質的に等しいシ
リコンの面積で（第１ａ図で図示される先行技術の装置
のおよそ１０分の１の）著しく低減された電力消失を有
するプログラム可能な論理アレイ装置を提供する。この
発明のプログラム可能な論理アレイ装置は、いくつかの
設計改良点、先行技術のＮ０Ｒ−ＮＯＲ形状の代わりに
ＮＡＮＤ−ＮＯＴ−ＮＯＲ構造、先行技術の設計で使用
される仮想接地ラインの除去、区分およびパイプライン
、分岐およびサブルーチンをなお取扱う一方でどちらか
の面におけるアドレスビットに対する要求を除去する新
しいアドレス指定スキーム、および出力が多数論理状態
にあるとき電力が消失されないように、出力バッファを
見せかけの遷移から遮蔽する出力回路の使用を組合わせ
ることによりその利点を達成する。

第２ａ図は、ＮＡＮＤ−ＮＯＴ−ＮＯＲ構造の使用およ
び仮想接地ラインの削除を図示するこの発明の仮の実施
例の電気略図である。第２ｂ図は、第２ａ図で図示され
るプログラム可能な論理アレイ装置を作動する際に使用
されるクロック信号を図示する。

開示を理解する際に明らかであるために、同様の要素は
様々な図面にわたり同様の参照番号を使用して識別され
るであろう。

第２ａ図において、プログラム可能な論理アレイ装置１
１は、ＡＮＤ面１面詰２びＯＲ面１４の２つの部分を含
む。第２ａ図に図示されるこの発明と、第１ａ図に図示
される先行技術のプログラム可能な論理アレイ装置との
実施例の間の著しい差異は、第２ａ図において、ＡＮＤ
面１面詰２最小項ライン３６および３８により表わされ
る各最小項ラインがスイッチングトランジスタの一連の
組合わせとして配置されるということを規定するという
ことである。このように、第２ａ図において、最小項ラ
イン３６は直列にスイッチングトランジスタ１３２およ
び１３４を含み、かつ最小項ライン３８は直列にスイッ
チングトランジスタ１３６および１３８を含む。好まし
くは、スイッチングトランジスタ１３２．１３４．１３
６．１３８はｎチャネル電界効果トランジスタである。

また重要なことには、第２ａ図の装置の動作は、第２ｂ
図に図示され、入力ピン１４０に与えられる別個の“Ｉ
Ｎ”クロック信号を使用して行なわれる。

制御ビットバッフｙ１６に関連するのは制御伝送ゲート
１４２であり、制御ビット反転バッファ１８に関連する
のは制御伝送ゲート１４４であり、サブアドレスビット
バッファ２４に関連するのは制御伝送ゲート１４６であ
り、サブアドレス反転バッファ２６に関連するのは制御
伝送ゲート１４８であり、アドレスビットバッファ２８
に関連するのは制御伝送ゲート１５０であり、かつアド
レスビット反転バッファ３０に関連するのは制御伝送ゲ
ート１５２である。各制御伝送ゲート１４２．１４４．
１４６．１４８．１５０．１５２は、各制御伝送ゲート
が、ｎチャネル入力が正であり、かつｐチャネル入力が
負であるとき導電状態にあるように、ｐチャネル電界効
果トランジスタと並列のｎチャネル電界効果トランジス
タを含む。

このように、ＩＮクロック信号が入力ピン１４０に与え
られ、それにより第２ａ図に示されるように正のパルス
を与えるとき、制御伝送ゲート１４２．１４４．１４６
．１４８．１５０，１５２は導電状態にあり、かつ制御
レジスタ２２からの制御ビットはライン２０を経て制御
ビットライン４４および４６に通り、ＯＲ面１４から送
り返されるサブアドレス信号はサブアドレスビットバッ
ファ２４およびサブアドレスビット反転バッファ２６を
介しサブアドレスビットライン４８および５０に与えら
れ、かつＯＲ面１４から送り返されるアドレス信号はア
ドレスビットバッファ２８およびアドレスビット反転バ
ッファ３０を介しアドレスビットライン５２および５４
に与えられてもよい。第２ｂ図に示されるようにＩＮク
ロック信号が０に戻るとき、制御伝送ゲート１４２．１
４４．１４６．１４８．１５０．１５２は非導電性であ
り、かつ新しい制御ビット、サブアドレスビット、また
はアドレスビット信号はＡＮＤ面１面心２えられないで
あろう。

第２ａ図に図示される形状において、最小項ライン３６
および３８の中で直列に接続されるスイッチングトラン
ジスタ１３２．１３４．１３６および１３８をゲートす
るのはビットライン（制御ビットライン４４および４６
、サブアドレスビットライン４８および５０、およびア
ドレスビットライン５２および５４）である。このよう
に、第２ａ図の形状においてＩＮ信号を使用すると、ビ
ットライン４４．４６．４８．５０，５２、および５４
で搬送されるビット情報が、ＩＮ信号が制御伝送ゲート
１４２．１４４．１４６．１４８．１５０、および１５
２に与えられる間のみ変化してもよくなる。

第２ｂ図を参照すると、プリチャージ信号Ｐの始まりは
ＩＮ信号の始まりと実質的に同じときに起こるが、ＩＮ
信号はプリチャージ信号Ｐが終る前に終るということが
注目されてもよい。この配置は、ビットライン４４．４
６．４８．５０１５２、および５４の状態が変化するか
もしれない間の期間の後ＡＮＤ面１２のプリチャージが
続くということを保証する。この配置は、ビットライン
との最小項ラインの電磁結合により起こされるかもしれ
ない選択されない最小項ラインの部分の部分的な放電、
または装置の動作に対し予期される高周波数で起こるか
もしれないほかのスプリアス放電を排除する。この構造
およびクロックスキームの結果として、仮想接地ライン
はもはやＡＮＤ面工２で必要とされず、かつ最小項ライ
ン３６．３８を放電する際のいずれの遅延もＯＲ面１４
における任意の出力ライン７６．７８．８０．８２のス
プリアス放電に帰着することはないであろう。

この構造の制限は、それが、ＡＮＤ面１面心２けるビッ
トの数が少ないときのみ通常使用され得るということで
ある。多数の装置、たとえば１０個のアドレスラインお
よび３＃ｌまたは４個の制御ビットラインは直列で、２
つの問題を提示する。

すなわちビットラインにおける負の遷移は最小項ライン
に結合し得るし、かつそれを放電してもよく、かつ放電
（評価）時間は装置１１に対して望まれる動作の高周波
数で許容できる時間を超えて増加するということである
。

ビットラインにおける、かつ最小項ラインへ結合する負
の遷移はビットラインの変化に対する時間を制限するた
めにＩＮ信号を使用するように入力が変化できる時間を
制御することにより解決されるであろう。評価時間の許
容できない増加はより大きな装置の大きさ、かつ結果的
に、集積回路構造における装置によるより大きな土地の
占有により解決されてもよい。しかしながら、土地の増
加は許容できない解決であるので、構造はＡＮＤ面１面
心２低減された数の入力を有さなければならないかまた
は速いアクセスに対する要件の緩和がなくてはならない
。ＡＮＤ面１面心２入力の数は以下により詳細に説明さ
れるであろう新しいアドレス指定スキームにより低減さ
れてもよい。速いアクセスに対する要件の緩和は、また
以下により詳細に説明されるべきパイプラインによる命
令フローの固定された順序を利用することを通し処理さ
れてもよい。

第２ａ図に図示される実施例のＡＮＤ面１面心２し注目
に値するさらなる点は、前の第１ａ図のようにＭＰＡス
イッチングトランジスタ６８および７０を介したプリチ
ャージのために最小項３６および３８がクロックされる
が、最小項３６および３８への接続はバッファ６２およ
び６４に隣接して起こるということである。好ましくは
、ＭＰＡスイッチングトランジスタ６８．７０はｐチャ
ネル電界効果トランジスタである。このように、たとえ
ば、最小項３６は、最小項３６のすべてのスイッチング
トランジスタがゲートされるときＭＤＡスイッチングト
ランジスタ４０ａを介した評価の間放電するだけであろ
う。好ましくは、ＭＤＡスイッチングトランジスタ４０
ａおよび４２ａはｎチャネル電界効果トランジスタであ
る。スイッチングトランジスタ１３２、スイッチングト
ランジスタ１３４、およびＭＤＡ）ランジスタ４０ａの
すべてがゲートされたときのみ、バッファ６２まで全体
の最小項ライン３６が接地に放電される。もし、たとえ
ば、スイッチングトランジスタ１３４がゲートされるが
、スイッチングトランジスタ１３２がゲートされなけれ
ば、バッファ６２からスイッチングトランジスタ１３２
までのみ最小項３６における連続性がある。第１ａ図の
装置１０の場合であろうように、バッファ６２とスイッ
チングトランジスタ１３２との間のその部分のみがプリ
チャージされなくてはならず、かつ全体の最小項ライン
３６ではない。スイッチングトランジスタ１３４とバッ
ファ６２との間の最小項３６の区切りは、プリチャージ
の後スイッチングトランジスタ１３２をゲートすること
による最小項ライン３６の部分的な放電の結果として十
分に充電された信号に対して要求される電位の下になる
かもしれない。これはＩＮ信号を使用することにより回
避される。要する、に、放電される（または部分的放電
される）最小項ライン３６．３８のそれらの部分のみが
次の周期でテリチャージされなくてはならない。結果と
して、第１ａ図の先行技術の装置１１０に比べて第２ａ
図の装置１１を作動するのに著しく低い電力が要求され
る。

第２ａ図に図示されるプログラム可能な論理アレイ装置
１１の実施例のＯＲ面１４は第１ａ図に関連して図示さ
れるＯＲ面１４と実質的に同じである。したがって、間
潔にするために、第２ａ図のＯＲ面１４の論議はここで
は繰り返されないであろう。

第３ａ図はプログラム可能な論理アレイ装置のＡＮＤ面
１面心２の最小項共通ラインの選択的な能動化を行なう
ためにアドレス情報を記憶するための循環レジスタの使
用を図示する。そのような配置において、第３ｂ図に示
されるように、プログラム可能な論理アレイ装置により
実施されるべきプログラムの分岐およびサブルーチン要
件をなお取扱う一方で、ＡＮＤ面１面心２Ｒ面かのいず
れか一方（第３ａ図で図示せず）でのアドレスビットに
対する要求を除去するために新しいアドレス指定スキー
ムが使用される。

第３ａ図はまたプログラム可能な論理アレイ装置への速
いアクセスに対する要求を緩和するための区分およびパ
イプライン技術の使用を図示する。

第３ａ図において、プログラム可能な論理アレイ装置で
使用するのに適当なＡＮＤ面１２が図示される。ＡＮＤ
面１２はブロック１５４．１５６．１５８、および１６
０に区分される。この発明のプログラム可能な論理アレ
イの使用に対して期待されるタイプの応用で、命令の実
行の順序が固定される。そのような状況において、プロ
グラム可能な論理アレイ装置はにブロックに区分される
ことができ、そのブロックの各々は速度ｆ／に＝１／（
ＫＰ）で作動し、そこでｆは非区分された装置での動作
の周波数であり、かつＴはプリチャージおよび評価信号
が非区分された装置で完了される間の期間である。第３
ａ図の例証において、Ｋ＝４である。ブロックの中のプ
ログラムの命令に対する共通の配置は、最後のブロック
が命令に−１，２に−１１１１，を含む状態で命令０、
Ｋ１２に、、、、を含む第１のブロック、命令１、Ｋ＋
１．２に＋１１０９．を含む第２のブロックなどを与え
る。

そのような配置は第３ａ図で図示され、そこでブロック
１５４は最小項Ｃ１、Ｃ５、Ｃ９、およびＣＩ３を含み
、ブロック１５６は最小項Ｃ２、Ｃ６、Ｃ１ｏ１Ｃ盲８
、およびｃｔｙを含み、ブロック１５８は最小項Ｃ３、
Ｃ７、Ｃ１１、およびＣＩ４を含み、かつブロック１６
０は最小項Ｃ４、Ｃ６、Ｃ１２、およびＣ１５を含む。

それぞれのブロックに対するプリチャージおよび評価周
期は続いて起こる順序で、パイプラインとして一般に説
明される技術を始めるためにクロックされる。そのよう
な続いて起こる順序のクロックの配置において、各ブロ
ックはプリチャージをし、かつ評価をする時間に−Ｔを
有し、このパイプライン配置なしでは各ブロックはプリ
チャージおよび評価を行なう期間Ｔを有するにすぎない
であろう。

この発明の好ましい実施例において、この効果はブロッ
ク１のがその周期を開始した後の時間Ｔで、ブロック２
がその周期を開始するということを保証することにより
達成される。ブロック３はブロック２が始まった後の時
間Ｔでその周期を始めるように配置される、などである
。結果として、命令Ｏの後の時間Ｔはブロック１から評
価され、命令１はブロック２から評価され、かつブロッ
ク２、命令２の評価の後の時間Ｔはブロック３から評価
される、などであろう。そのような態様で、命令がＡＮ
Ｄ面１２の外の回路により得られる速度は速度ｆにある
。

プログラム可能な論理アレイ装置の動作に対する速いア
クセスの要求の緩和を行なうのは、ＡＮＤ面１２のブロ
ック１５４．１５６．１５８．１６０へのこの区分と、
様々なブロックの間のプリチャージおよび評価信号の付
随するパイプライン（ずらされたタイミング）とである
。

そのような区分の付加的な利益は電力消失のさらなる低
減である。ｆの速度で電圧Ｖへまたは電圧Ｖからプログ
ラム可能な論理アレイ静電容量を充電し、かつ放電する
ことにより引き起こされる電力の成分はＰ＝Ｃ−ｆ・　
（ｖ２）である。前述の式は非区分のプログラム可能な
論理アレイに当てはまる。区分されたプログラム可能な
論理アレイ装置の各ブロックに対し、静電容量はＣ／Ｋ
に低減され、かつ速度はまたｆ／Ｋに低減される。

したがって、各ブロックはＰｂ＋ｏｃｈ＝（Ｃ／Ｋ）・
（ｆ／Ｋ）　　　（Ｖ２）消失し、それは代わりにＰ／
　（Ｋ２　）に等しい。それゆえ、Ｋブロックの合計に
対し、消失された総電力はＫ”Ｐｂ１ｏｃｋ＝Ｐ／にで
ある。このように、上述のようなプログラム可能な論理
アレイ装置の利用可能な周期時間をＫＴへ増加させるこ
とに加えて、１／にの係数による電力消失の正味の低減
が達成される。

第３ａ図はまたＡＮＤ面１２またはＯＲ面のどちらか一
方（第３ａ図では図示せず）におけるアドレスビットに
に対する要求を除去するレジスタの使用を図示する。た
とえば、第３ａ図において、ブロック１５４の最小項ラ
インＣ１を参照すると、プリチャージトスイツチングト
ランジスタ１６２は最小項バッファ１６８への入力で最
小項ラインＣ１に接続される。好ましくは、プリチャー
ジスイツチングトランジスタ１６２により表わされるプ
リチャージスイッチングトランジスタはｐチャネル電界
効果トランジスタである。プリチャージスイッチングト
ランジスタ１６２は入力Ｐ、で与えられるプリチャージ
信号により能動化される。

第３ａ図の回路は、それぞれの最小項Ｃ１、Ｃ２、・・
・の各々がそのそれぞれのバッファ入力で、プリチャー
ジ信号により駆動された同様のプリチャージスイッチン
グトランジスタを接続したであろうという点において簡
素化されていることが注目されるべきである。この発明
の好ましい実施例において、各ブロックはそれぞれのブ
ロックの中のすべての最小項に対してプリチャージスイ
ッチングトランジスタを能動化する別個のプリチャージ
信号Ｐ１、Ｐ２、・・・を有する。

最小項Ｃ１のような最小項は第３ａ図の左側で放電され
る。プログラム可能な論理アレイにより実施されるべき
プログラムの様々な命令のアドレスシーケンスが予測で
きる場合、アドレスシーケンスの固定された性質はアド
レス発生機能をプログラム可能な論理アレイＡＮＤ面１
２から外部の連続した機械に動かすことを実行可能とし
、それは実行されるべき次の連続した命令を確立するた
めにアドレス情報をＯＲ面（第３ａ図では図示せず）か
らＡＮＤ面１面心２り返す必要を除去する。

もし命令フローが、各アドレスが簡単な増分によって前
のアドレスから得られるように確立されれば、連続した
機械は簡単なカウンタであってもよい。このように、デ
コーダを有する簡単なカウンタは、サブアドレス、ロー
ドサブアドレス、およびＯＲ面からＡＮＤ面へのアドレ
ス領域のフィードバックに対する必要を除去すると同様
に、サブアドレスおよびＡＮＤ面１面心２のアドレス領
域に対する要求を除去するであろう。

−度に１９のカウントのみを選択するカウンタおよびデ
コーダの組合わせの機能は、１個のビットが設定され、
かつ残りのものはクリアされるシフトレジスタにより行
なわれてもよいということを当業者は認識するであろう
。そのようなシフトレジスタ１６６はこの発明の好まし
い実施例で使用れさるように熟慮される。

この発明のようなプログラム可能な論理アレイ装置でア
ドレス実行のためのシフトレジスタを使用する際の所望
の特徴がある。すなわちシフトレジスタが集積回路で効
率的に実施される通常の構成要素であることによる集積
回路の装置によって占有される面積の可能な低減と、任
意の１９の時間で２個のビットが変化するにすぎないの
でシフトレジスタはほとんど電力を消費しないことによ
る電力の大きな低減とである。

設計の柔軟性はまたアドレス情報の制御のためにシフト
レジスタを使用することの利点である。

ＡＮＤ面へ外部アドレス情報を与え続けることに対立す
るものとして、シフトレジスタによりいくつのアドレス
ビットを制御するかに関する決定は土地考慮により典型
的に決められてもよい、なぜならば各アドレス入力に対
しそれはＡＮＤ面１面心２たれ、必要とされるシフトレ
ジスタの大きさは２等分にされるからである。

各ブロックがアドレスの総計Ｎの１／Ｋを含むようにプ
ログラム可能な論理アレイが区分されるとき、シフトレ
ジスタの大きさは１／に減少する。

たとえば、Ｋ＝８およびＮ＝１０２４のとき、シフトレ
ジスタは１２８ビツトの長さでなくてはならないにすぎ
ない。さらに、単一のシフトレジスタはすべてのブロッ
クに役立ち得るので、複製は必要とされない。この多数
のブロックサービスは、ブロックの第２の半分が（第３
ａ図のレジスタ１６６でＳと呼ばれる）スレーブセルに
より駆動される状態で、（第３ａ図でのレジスタ１６６
でＭと呼ばれる）レジスタのマスターセルの出力でに／
２ブロックを駆動することにより達成される。

もしマイクロコードまたはプログラム命令が連続的に作
表されれば、無条件で実行し、かつフレームの持続時間
の間繰り返さない命令のグループ、無条件で実行するが
フレームの間２．４．８回繰り返される命令のグループ
、またはそのようなもの、および条件で実行し、それは
前もって言われた命令の２つのタイプのうちどちらか一
方の一部を形成してもよい命令があるかもしれない。繰
り返す命令のグループはサブルーチンであり、かつ同じ
アドレスに対応するすべての可能な命令は分岐と呼ばれ
てもよい。命令の分岐は完全な、かつ直交のセットを形
成しなくてはならず、すなわち、それらのうちの１９は
実行しなければならず、しかしそれらのうちの１９が実
行され得るにすぎない。

第３ａ図に図示されるようにプログラム可能な論理アレ
イ装置の区分はそれぞれの命令アドレスのに下位ビット
に従って命令をグループにすることに対応し、そこでに
＝２’で屯る。たとえば、もしに＝８ならば、ｋ＝３で
あり、かつブロック１はその下位ビットが０００である
すべての命令を含むであろうし、ブロック２はその下位
ビットが００１であるすべての命令を含む、などであろ
う。ブロック８はその下位ビットが１１１であるすべて
の命令を含むであろう。命令のすべての分岐はそのよう
な態様で同じアドレスを有し、それですべては同じブロ
ックにあるであろう。各命令または分岐は対応するプロ
グラム可能な論理アレイの最小項ラインに対応する。

サブルーチンに対して、命令のグループが１９のフレー
ムで２回繰り返すとき、最上位ビットは最初はＯで、か
つ２回目は１であろう。もしグループが４回繰り返すな
らば、２つの最上位ビットが異なる、などであろう。し
かしながら、それらの命令のアドレスの下位ビットは同
じであろう。

このように、すべての繰り返された命令は同じブロック
に割当てられる。それらはそこで１回だけストアされて
もよく、その場合、それらは繰り返しアクセスされなけ
ればならないか、またはそれらは繰り返しストアされて
もよく、かつ命令の各段階は１回だけアクセスされても
よい。前のアプローチは必要とされる低減されたプログ
ラム可能な論理アレイの土地に帰着したが、アドレス指
定回路が繰り返されたアクセスを引受けることを必要と
する。後者のアプローチはより多くのプログラム可能な
論理アレイの土地を必要とするが、アドレス指定回路を
簡素にする。第３ａ図に示されるこの発明の好ましい実
施例は、繰り返し命令を１回だけストアし、かつそれら
のストアされた命令を繰り返してアクセスする第１のア
プローチを使用する。

すべての分岐の評価トランジスタを駆動するそれらのア
ドレスに対応するシフトレジスタビットの準備をするこ
とにより分岐が与えられる。制御ビットは命令のうち１
９だけが一度に放電されることを保証する。これは第３
ａ図のビットＣの機能である。

繰り返された命令の取扱いはプログラム可能な論理アレ
イ装置ブロックにそれらがどのようにストアされるかに
依存する。もし繰り返された命令が多数の最小項にマツ
プされれば、シフトレジスタピットと最小項ライン（ま
たはもし分岐があればラインのグループ）との間の１対
１対応が確立される。もしこれらの命令がプログラム可
能な論理アレイ装置に１回だけストアされれば、繰り返
された命令に対応する最小項は２個またはそれより多い
異なったシフトレジスタピットにより選択されなければ
ならならい。そのような繰り返しの選択はＯＲゲートを
使用して行なわれる。

分岐がアドレスに対応する最小項の数を増加させる場合
、または命令が好ましい実施例でのように１回だけスト
アされるとき繰り返されたブロックが最小項の数を減少
させる場合、最小項の総計はアドレスの総計Ｎと異なっ
てもよい。

第３ｂ図は短いプログラムを表わす表であり、そのシー
ケンスは第３ａ図の構造によって行なわれる。

第３ｂ図において、プログラム命令の実行の２つのシー
ケンスが図示される。モード１は命令ＣＩ、Ｃ２１，、
、などのシーケンスであり、それは（第３ａ図の）ビッ
トＣがＣ２０に設定されるとき実行される。モード１に
おいて、命令Ｃ１−Ｃｌ３は実行され、それから命令Ｃ
ｓ−Ｃａが繰り返される。この状態は、ドウループ動作
または当業者になじみ深い同様の動作のようなサブルー
チン動作を説明する。

ビットＣ＝１に設定することにより第３ａ図の構造がモ
ード２に従って第３ｂ図のプログラムスチップを実行す
るようになる。モード２において、プログラム命令ｃ、
　　Ｃ１０の実行のシーケンスはモード１におけるもの
からは異なっている。さらに、モード２において、プロ
グラム命令Ｃ１４およびＣ１０は繰り返される。

命令ｃｔ　　Ｃ１７の実行は第３ａ図の構造の最小項ｃ
、　　Ｃ１０の能動化により行なわれる。このように第
３ｂ図の命令ＣＩの実行は第３ａ図のレジスタ１６６の
セルＭ１の“０″　ビットの存在により行なわれる。

第３ａ図の制御ビットＣはブロック１５４の最小項ライ
ンＣ１、Ｃ５、Ｃ９およびＣ１３に影響を及ぼさない。

このように、第３ｂ図において、命令Ｃ１、Ｃ５、Ｃ９
、およびＣ１０はモード１およびモード２の両方におい
て同じ連続ポイントで実行される。このことは関連する
分岐動作を有さないプログラム命令の処理を説明する。

このように、第３ａ図に戻ると、説明の目的のために、
プログラムがＡ３、Ａ２、ＡＩ　、Ａｏの４ビツトアド
レスによって識別される１６のプログラムステップを有
すると推定する。所与の命令のアドレスの下位ビットＡ
Ｏ，Ａ、はＡＮＤ面１面上２個のブロック１５４．１５
６．１５８、および１６０に区分することにより除去さ
れる。アドレスビットＡ２およびＡ３はシフトレジスタ
１６６により取扱われる。（ブロック１５４で代表的に
１６８と呼ばれる）それぞれの最小項ラインバッファに
隣接した最小項ラインｃ、　　Ｃ１０の充電が好ましい
、なぜならばそのような配置は、もし入力が任意の時間
に充電するのを妨げられるならば、最小項ラインの残り
をバッファの左へ充電する必要を排除するからである。

第２ａ図に関連して先に説明されたように、入力が変化
するかもしれないときのそのような制御はＩＮ信号の使
用によりこの発明の好ましい実施例において行なわれる
。さらに、バッファ１６８の入力に隣接したそのような
プレチャージは評価の間部分的な放電を除去する。

第３ａ図でのシフトレジスタ１６６による２個のアドレ
スビットの処理は、シフトレジスタ１６６が４個のセル
、マスクおよびスレーブ（ＭｉｓＨ、Ｍ２　Ｓ２　、Ｍ
３　Ｓ３　、Ｍ４　Ｓ４　）を含むということを必要と
する。ＡＮＤゲート１７０１１７２．１７４、および１
７６の使用は上述のように分岐およびサブルーチンを行
なうために繰り返された最小項の選択を行なう。たとえ
ば、第３ａ図において、最小項ＣＢはＡＮＤゲート１７
０を介した繰り返し選択を受けなければならず、最小項
Ｃ７およびＣ８はＡＮＤゲート１７２を介した繰り返し
選択を受けなければならず、かつ最小項Ｃ１４およびＣ
１５はＡＮＤゲート１７２．１７４、および１７６を介
した繰り返し選択を受けなければならない。第３ａ図に
図示される実施例は、ブロック１５６．１５８、および
１６０の各々に含まれる共通ラインＣにより示されるよ
うに２つの状態の動作を熟慮する。

第３ａ図の検査により観察され得るように、シフトレジ
スタ１６６とそれによって働きを受けるＡＮＤ面１面上
２間の接続はシフトレジスタビット数の２倍に等しい接
続ラインの数を送ることを必要とする。もし土地が貴重
で、かつそのようにするのがより効率的であれば、１個
またはそれより多いアドレスビットをプログラム可能な
論理アレイ装置のＡＮＤ面構造の中に保持し、アドレス
情報の外部発生を提供してもよい。アドレスビットをプ
ログラム可能な論理アレイ装置のＡＮＤ面構造の中に含
むことはシフトレジスタの大きさを半分にし、かつアド
レス制御を行なうシフトレジスタとプログラム可能な論
理アレイ装置の残りとの間に必要な接続ラインの数の低
減を許容する。

アドレス発生回路により起こされる土地の増加は、一般
に、シフトレジスタの大きさの減少により補償される。

ほかの設計の特徴はこの発明の好ましい実施例により与
えられる柔軟性において調節されることができる。もし
シフトレジスタとプログラム可能な論理アレイ装置のＯ
Ｒ面−ＡＮＤ面構造との間に接続ラインを設けるのに必
要とされる空間を最少限にすることが望まれるならば、
Ｋ／２ブロックのために働く第１のシフトレジスタおよ
びプロダラム可能な論理アレイ装置の残るに／２ブロ：
りのために働く第２のシフトレジスタのような３個のシ
フトレジスタを使用することが可能であ＝でよい。その
ような態様で、送られるべきライニの数は１／２の係数
により減少される。

たとえば３８４アドレス（Ｎ＝３８４）　、３２０最小
項ライン（Ｎ＝３２０）、および８プロウク（Ｋ＝８）
を伴うプログラム可能な論理アレイ装置の実施例におい
て、１ブロツクにつき４８アドレス（３８４／８）が必
要とされる。もし１傷のアドレスビットがＡＮＤ面に保
、たれれば、各ビットが２つのアドレスのために働く状
態で２４ピツトシフトレジスタが必要とされ、かっ４８
ラインがシフトレジスタからＡＮＤ面に送られなければ
ならない。代わりに、２個の２４ビツトシフトレジスタ
が使用されてもよく、その場合２４本だけのラインが送
られなくてはならない。

第３ａ図において、シフトレジスタ１６６のセルＭＩ　
ＳＩ　　Ｍ４８４は様々なブロック１５４．１５６．１
５８．１６０の間の最小項ラインＣ１−Ｃ１７へ予め定
められた方法で接続される。様々な最小項ラインｃ、　
　Ｃ１？の間の接続は、そこで第３ａ図のＡＮＤ面１面
上２用されるプログラム可能な論理アレイ装置により実
施されるべきプログラムによって確立される。プログラ
ムのプログラムステップまたは命令をシーケンスにする
ことはシフトレジスタ１６６を介して１個のビットを循
環させて行なわれる。特に、シフトレジスタ１６６のセ
ルＭ、Ｓ、−Ｍ４　Ｓ４は最小項ラインｃ、　　Ｃｆ７
の中の（評価スイッチングトランジスタ１６９により代
表的に識別される）評価スイッチングトランジスタのド
レインに接続される。

好ましくは、評価スイッチングトランジスタ■６９によ
り代表される評価スイッチングトランジスタはｎチャネ
ル電界効果トランジスタである。したがって、シフトレ
ジスタ１６６のセルがＯを含むとき、ローの電位はその
セルが接続されるそれぞれのドレインで存在する。評価
スイッチングトランジスタ１６９がブロック１５４のＥ
ＶＩのような評価信号によりゲートされるとき、最小項
ラインＣＩはローの電位に（効果的に接地に）接続され
最小項ラインＣ１の放電を行なう。評価信号ＥＶ２−Ｅ
Ｖ４は次に順序正しくオンにされ、最小項ラインＣ２、
Ｃ３、Ｃ４を能動化する。この後、シフトレジスタ１６
６はクロックされ、かつシーケンスは繰り返される。当
業者が理解し得るように、シフトレジスタ１６６を介し
０”ビットを適当に循環させると予め定められた順序で
、選択された最小項ラインｃ、　　Ｃｆ７を能動化しく
すなわち、選択された最小項ラインＣ，−Ｃ。

７にローの電位を与え）、その順序はブロック１５４．
１５６．１５８、および１６０の最小項ラインｃ、　　
Ｃｆ７の位置により確立される。

第４図は以下に詳細に説明される好ましい実施例に組込
まれる付加的な特徴を説明するこの発明の第２の仮の実
施例の電気略図である。第４図において、制御レジスタ
２２は、ビットライン４４を制御する制御ビットバッフ
ァ１６を介し、かつビットライン４６を制御する制御ビ
ット反転バッファ１８を介しライン２０を経て制御信号
を与える。さらに、１個のアドレスビットはＡＮＤ面１
面上２持され、かつ外部アドレスとしてアドレス入力１
７８でアドレス入力バッファ２８を介しアドレスビット
ライン５２へ、かつアドレスビット反転バッファ３０を
介しアドレスビットライン５４へ与えられる。

制御信号ブロック１８０は第４図に図示されるプログラ
ム可能な論理アレイ装置にクロック信号を与えることを
制御するので、ＩＮ信号は、ＩＮ信号が正のときそれぞ
れの制御伝送ゲート１４２．１４４．１５０．１５２に
ある極性が第４図に示されるようなものであり、かつ制
御ビット情報が制御ビットライン４２．４６およびアド
レスビットライン５２．５４へ通されるようにそれらの
制御伝送ゲートが能動化される態様で、ライン１４０を
経て制御伝送ゲート１４２．１４４．１５０、および１
５２に与えられる。

最小項ライン３６．３８は、バッファ６２がＡＮＤ面１
面上２Ｒ面１４との中間の最小項ライン３６に位置した
状態で、かつバッファ６４がＡＮ０面１２とＯＲ面１４
との中間の最小項ライン３８に位置した状態でＡＮＤＮ
工面およびＯＲ面１４の両方に共通している。最小項ラ
イン３６．３８のプリチャージは、それぞれＭＰＡスイ
ッチングトランジスタ６８および７０を介し行なわれる
。

スイッチングトランジスタ６８および７０は、ＰＡライ
ン１８２上の制御信号ブロック１８０により予め選択さ
れた時間期間に発せられるプリチャージＡＮＤ信号ＰＡ
により能動化される。シフトレジスタ１６６はＭＤＡス
イッチングトランジスタ４０ａおよび４２ａのドレイン
に接続され、かつ前述のように、アドレスビットはロー
の電位をＭＤＡスイッチングトランジスタ４０ａおよび
４２ａのドレイン与えるために予め定められたシーケン
スでシフトレジスタ１６６を介し循環させられ、それに
よってＭＤＡスイッチングトランジスタ４０ａおよび４
２ａが予め定められた時間シーケンスで、Ｅｖライン１
８４上の制御信号ブロック１８０により与えられる評価
信号ＥＶに応答して最小項ライン３６および３８を放電
するのを可能とする。

第４図において、ＯＲ面は、ＭＰＯスイッチングトラン
ジスタ１１６および１１６ａをゲートするためにＰＯラ
イン１８６上の制御信号ブロック１８０により発せられ
る別個のプリチャージ信号ＰＯによりプリチャージされ
る。好ましくは、ＭＰＯスイッチングトランジスタ１１
６．１１６ａはｎチャネル電界効果トランジスタである
。プリチャージ信号ＰＯは、ＡＮＤＮ工面がＯＲ面１４
をプリチャージする前に十分に充電され、かつ安定させ
られることを保証するために、プリチャージ信号ＰＡの
後いくらか遅延される時間に制御信号ブロック１８０に
より与えられる。この機能は第１ａ図および第２ａ図に
関連して先に説明されたように遅延されたクロック回路
によって前もって行なわれた。

第４図は２つの結果として生じるビット出力ライン８２
および８２ａを有するＯＲ面１４を図示する。第１ａ図
の先行技術の実施例および第２ａ図の仮の実施例で与え
られた反転バッファ／出力伝送ゲート配置は第４図のこ
のさらなる仮の実施例において、ＳＢライン１９２を経
て制御信号ブロック１８０によって与えられる選択ブロ
ック信号ＳＢによってゲートされる出力スイッチングト
ランジスタ１８８および１９０（好ましくはｎチャネル
電界効果トランジスタ）によって取換えられる。別個の
プリチャージ信号ＰＯ，ＰＡおよび評価信号ＥＶを与え
ることは、第１ａ図の先行技術の実施例および第２ａ図
の仮の実施例に対して前に必要とされた仲間の仮想接地
ラインの除去を許容する。

さらに、上述のように、選択ブロック信号ＳＢは、また
、ＯＲ面１４に関連して前に必要とされた出力伝送ゲー
トの除去を許容する。

サブアドレスラッチはもはや必要とされない、なぜなら
ば第４図に図示される実施例においてＯＲ面１４からＡ
ＮＤＮ工面へのアドレス情報に関しフィードバックは与
えられないからである。

第５図において、この発明の好ましい実施例の２つのブ
ロックの電気略図が図示される。第５図では、制御レジ
スタ２２は制御ビット信号をライン２０を経てブロック
２００および２０２に与える。

特に、制御信号は制御ビットバッファ１６および制御ビ
ット反転バッファ１８に与えられ、制御信号ブロック１
８０ａからの信号ＩＮＩによって制御され、制御伝送ゲ
ート１４２ａ、１４４ａを介して制御ビットライン４４
　ａｓ　４６　ａへ与えられる。制御信号はまた制御伝
送ゲート１４２　ｂ。

１４４ｂに与えられ、これらのゲー）１４２ｂ。

１４４ｂは制御信号ブロック１８０ｂからの信号ＩＮ２
により制御され、かつ制御ビットライン４４ｂ、４６ｂ
に接続される。

シフトレジスタ１６６ａは最小項ライン３６ａ１３８ａ
の能動化を制御し、かつシフトレジスタ１６６ｂは最小
項ライン３６ｂ、３８ｂの能動化を制御する。もちろん
、シフトレジスタ１６６ａおよび１６６ｂは単一のシフ
トレジスタに組込まれることができる。それぞれの最小
項ライン３６ａ１３８ａの制御はＭＤＡスイッチングト
ランジスタ４０　ａ　ｓ　４２　ａを介してシフトレジ
スタ１６６ａにより行なわれ、かつ最小項ライン３６ｂ
、３８ｂの能動化の制御はＭＤＡスイッチングトランジ
スタ４０ｂ、４２ｂを介してシフトレジスタ１６６ｂに
より行なわれる。

外部アドレス情報は、アドレスビットライン５２ａ、５
４ａへの信号ＩＮＩに応答して外部アドレスビット情報
の適用を制御する制御伝送ゲート］、５０ａ、１５２ａ
を経てアドレスビットバッファ２８およびアドレスビッ
ト反転バッファ３０を介しアドレス入力ライン１７８を
経てＡＮＤＮ工面ａおよび１２ｂに与えられる。バッフ
ァ２８および反転バッファ３０は、また、信号ＩＮ２に
応答して、アドレスビットライン５２ｂ、５４ｂへのア
ドレスビット情報の適用を制御する制御伝送ゲー）１５
０ｂ、１５２ｂを介して与えられる。

最小項ライン３６　ａ、　３８　ａは、ＭＰＡスイッチ
ングトランジスタ６８ａ、７０ａへの制御信号ブロック
１８０ａにより与えられるプリチャージ信号ＰＡＬに応
答してそれらのそれぞれのバッファ６２ａ、６４ａに隣
接してプリチャージされる。

ＯＲ面１４ａは、ＭＰＯスイッチングトランジスタ１．
１６ａ、１１７ａをゲートするように与えられるプリチ
ャージ信号Ｐ０１に応答してプリチャージされる。出力
スイッチングトランジスタ１８８ａ、１９０ａは、結果
として生じる出力ライン８２ａ、８３ａから結果として
生じる出力信号を通すために制御信号ブロック１８０ａ
により与えられる選択ブロック信号ＳＢＩに応答する。

結果として、結果として生じる出力ライン８２ａは共通
ラインＮに接続され、かつ結果として生じる出力ライン
８３ａは共通ラインＮ＋１に接続される。

ＯＲ面１４ｂのプリチャージおよびＯＲ面１４ｂからの
信号の出力は、そのようなプリチャージおよび信号の出
力が制御信号ブロック１８０ｂによって発生される制御
信号およびクロック信号に応答して起こるということを
除き、ＯＲ面１４ａに関連して前に説明されたのと同じ
態様で起こる。

説明を繰り返すよりもむしろ、説明を明瞭にするために
、ＯＲ面１４ａの要素に対応するＯＲ面１４ｂの同様の
要素はＯＲ面１４ｂとのそれらの関連を示す添えられた
“ｂ”を有する同様の参照番号で識別されるといえば十
分である。

第５図はまたこの発明の好ましい実施例の出力回路の詳
細を図示する。出力回路は、前述のように、ｆ／にの速
度で作動するに個々のブロックの出力を速度ｆで切換わ
る単一のストリームへ組合わせなければならない。説明
のために、第５図のプログラム可能な論理アレイ装置の
ブロック２００に集中すると、ＯＲ面１４ａは結果とし
て生じる出力ライン８２　ａ　％　８３　ａを含む。結
果として生じる出力ライン８２ａ、８３ａの各々に関連
するのはディスチャージトランジスタであるので、結果
として生じる出力ライン８２ａはそれにディスチャージ
トランジスタ８１ａが関連し、かつ結果として生じる出
力ライン８３ａはそれにディスチャージトランジスタ９
１ａが関連する。好ましくは、ディスチャージトランジ
スタ８１ａ、９１ａの各々はｎタイプ装置である。結果
として生じる出力ライン８２　ａ　ｓ　８３　ａの各々
は命令ワードのビットに対応する。もしビットが命令ワ
ードの“１”を表わすように意図されれば、対応する結
果として生じる出力ラインは、そのソースが接地に結ば
れ、そのゲートが最小項バッファの出力により駆動され
るディスチャージトランジスタのドレインに接続される
。このように、たとえば、第５図において、結果として
生じる出力ライン８２ａは、ディスチャージトランジス
タ８１ａのドレインが結果として生じる出力ライン８２
ａに接続され、ディスチャージトランジスタ８１ａのソ
ースが接地に接続され、かつディスチャージトランジス
タ８１ａのゲートが最小項３８ａに接続され、かつバッ
ファ６４ａの出力により駆動されるように、最小項３８
ａが選択されるとき、命令ワードの“１”を表わすよう
に意図される。もし結果として生じる出力ラインが所与
の最小項ラインの選択のとき命令ワードのビットにおい
て“０″を表わすならば、その結果として生じる出力ラ
インとデイチャージトランジスタとの間の接続は行なわ
れず、その結果、たとえば第５図において、結果として
生じる出力ライン８２ａは結果として生じる出力ライン
８２ａと最小項ライン３６ａとの交点でディスチャージ
トランジスタに接続されない。

様々なにブロックのすべての対応する結果として生じる
出力ラインはパストランジスタ２０４．２０６のソース
に接続される。すべてのパストランジスタ２０４．２０
６のドレインは、それぞれ、出力バッファラッチアセン
ブリ２１６．２１８に接続される。

共通出力ライン２０８．２１０はにブロックのすべての
対応する出力を接続する。

このように、第５図において、パストランジスタ２０４
はそのソースが共通ライン２０８に接続され、かつパス
トランジスタ２０６はそのソースが共通ライン２１０に
接続される。パストランジスタはパストランジスタ２０
４．２０６のゲートに与えられるＰＡＳＳ信号により活
性化される。

共通ライン２０８および２１０は、信号ＰＣＨによりゲ
ートされるプリチャージトランジスタ２１２および２１
４を介しプリチャージされる。

第５図に図示される出力回路の動作を十分に理解するた
めに、第６図に図示されるタイミング図を参照すること
が必要である。第６図において、第５図に図示される回
路の１個のブロックに関連する様々な信号が表示される
。

第６図において、クロック周期ＰＨＩＩ、ＰＨ１０、お
よびＰＨＩ３は３相りロック信号を含む。

信号ＩＮは信号ブロックに対し図示され、かつ前述のよ
うに、制御ビットライン４４．４６およびアドレスビッ
トライン５２．５４上の信号レベルの変化を可能とする
。信号ＩＮはそのハイの状態において活性状態である。

ＡＮＤ面１面金２リチャージするために使用されるプリ
チャージ信号ＰＡはそのローの状態において活性状態で
あり、信号ＩＮの活性状態期間の間活性化される。信号
ＰＡは信号ＩＮの活性状態期間の終りの後活性状態のま
まであり、このように、状態のすべての変化が制御ビッ
トライン４４．４６およびアドレスビットライン５２．
５４上で完了された後ＡＮＤ面１２のプリチャージを保
証する。

信号ＰＯはそのハイの状態において活性状態であり、か
つＯＲ面１４をプリチャージするために使用される。信
号ＰＯは信号ＰＡの活性化の後活性化され、かつ信号Ｐ
Ａの活性状態の期間の終りと実質的に同時にその活性状
態期間を終える。

評価信号ＥＶはそのハイの状態において活性状態であり
、かつ信号ＰＡおよびＰＯの終りの後活性化される。信
号ＥＶの活性化は、シフトレジスタ１６６の中のアドレ
スビットのアレイと協力して、最小項３６．３８を選択
的に能動化する。第６図において、バッファ６２．６４
入力および出力は、（“ＮＳ”により示される）関連す
る最小項の非選択により影響を及ぼされるバッファ６２
．６４に対する信号パターンと同様に、バッファ６２．
６４に影響を及ぼす最小項が選択される（“Ｓ”により
示される）状況の両方に対して図示される。このように
、第６図において、信号ＰＡの活性化の場合バッファ６
２．６４の入力はハイのレベルに上げられるということ
がわかるであろう。また第６図に示されるのは、もしバ
ッファ６２．６４の入力がすでにハイのレベルにあれば
、信号ＰＡの活性化はその入力に影響を及ぼさず、かつ
信号レベルはハイのままであるということである。さら
に、信号ＥＶの活性化のときに、バッファ６２．６４入
力は、もしそのバッファに関連する最小項が選択されな
ければ影響を受けない。

しかしながら、もし最小項が選択されれば、バッファ６
２．６４入力信号表示に関連した“Ｓ“と呼ばれるライ
ンにより示されるローのレベルヘバッファ６２．６４入
力を引くその選択された最小項ラインのＲＣ放電がある
。

バッファ６２．６４は反転バッファであるので、バッフ
ァ６２．６４の出力信号は、実質的に、各−それぞれの
バッファに対する入力信号の鏡像である。このように、
信号ＰＡの活性化のとき、バッファ６２．６４の出力は
ハイのレベルからローのレベルへ減衰し、またはもし出
力がローのレベルにあったならば、それはローのレベル
にとどまる。

バッファ６２．６４の入力のＲＣ放電曲線に沿った予め
定められたポイントで、特定のバッファ６２．６４に関
連する最小項が選択されるとき、バッファ６２．６４の
出力は、バッファ６２．６４出力信号指示に対して第６
図で“Ｓ”と呼ばれる曲線により示されるように、ハイ
のレベルにシフトする。しかしながら、もし特定のバッ
ファ６２．６４に関連した最小項が選択されなければ、
バッファ出力はバッファ６２．６４出力に関連する信号
曲線に対してＮＳ”と呼ばれるラインにより示されるよ
うにローのレベルにとどまる。

説明の目的のために、第６図の信号は、それに対して信
号が図示される特定のブロックにより実行されている特
定のプログラム命令が、選択ブロック信号ＳＢにより放
電されている結果として生じる出力ライン８２と、選択
ブロック信号ＳＢにより放電されていない結果として生
じる出力ライン８３とに帰着するという場合を反映する
。したがって、信号ＰＯの活性化のとき、結果として生
じる出力ライン８２と８３との両方はＯＲ面１４のプリ
チャージの間ハイの状態に上げられる。もちろん、第６
図に示されるように、もし結果として生じる出力ライン
８２．８３がハイであれば、信号は代わらず、かつハイ
のままにとどまる。第６図において、結果として生じる
出力ライン８２は選択されるようにプログラムされるの
で（すなわち、結果として生じる出力ライン８２を接地
に接続して、バッファ６４出力によりゲートされるディ
スチャージトランジスタ８１がある）、バッファ６４出
力がハイになるとき、結果として生じる出力ライン８２
はローの状態に放電される。第６図において、結果とし
て生じる出力ライン８３は（第６図で選択されたと推定
される）最小項３８の接続でディスチャージトランジス
タを有さす、かつ、結果的に、結果として生じる出力ラ
イン８３の放電は起こらない。このように、結果として
生じる出力ライン８３はハイの状態にとどまる。

選択ブロック信号ＳＢは、この発明の好ましい実施例の
プログラム可能な論理アレイ装置において、連続的にに
ブロックの個々のブロックを選択する。選択ブロック信
号ＳＢは好ましくは１個のクロック周期前れて生じる。

第６図の下方部分において、ＶＣＣへ共通ライン２０８
．２１０を充電するために使用されるＰＣＨ信号は図示
され、かつ好ましくは、クロック信号、信号ＰＨ１２の
第２の位相である。ＰＡＳＳトランジスタ２０４．２０
６をゲートするために使用されるＰＡＳＳ信号はまた図
示され、かつ好ましくは、クロック信号、信号ＰＨＩＩ
の第１の位相である。

現在のブロックに対する選択ブロック信号ＳＢは第６図
において実線で示され、前のブロックおよび次のブロッ
ク信号ＳＢは第６図で想像線で示される。ブロック（実
線）に対する選択ブロック信号ＳＢは、評価信号ＥＶが
その活性状態（ハイ）であり、かつ出力ライン８２がバ
ッファ６４のハイの出力に応答してローの状態に放電さ
れた間起こる。選択ブロック信号ＳＢは出力スイッチン
グトランジスタ１８８．１９０をゲートし、それによっ
て結果として生じる出力ライン８２．８３をそれぞれ共
通出力ライン２０８．２１０に接続する。結果として生
じる出力ライン８２は、バッファ６４の出力でハイの信
号により与えられるゲーティングに応答し、出力スイッ
チングトランジスタ１８８およびディスチャージトラン
ジスタ８１を介し接地されるので、共通ライン２０８は
第６図に示されるように放電される。

選択ブロック信号ＳＢの非活性化のとき、出力スイッチ
ングトランジスタ１８８．１９０は不能化され、かつ非
導電性にされ、ＰＣＨ信号は正になりかつ共通ライン２
０８をハイの状態に再充電する。

共通ライン２０８の放電の結果として、出力バッファラ
ッチアセンブリ２１６への入力は影響を及ぼされるかま
たは影響を受けないであろう。もし、共通ライン２０８
が放電されたとき出力バッファラッチアセンブリ２１６
への入力がハイであれば、（信号ＳＢの活性状態の持続
時間の間起こる）ＰＡＳＳ信号はＰＡＳＳ）ランジスタ
２０４．２０６をゲートし、かつ出力バッファラッチア
センブリ２１６への入力は共通ライン２０８、出力スイ
ッチングトランジスタ１８８、およびディスチャージト
ランジスタ８１を介し放電される。しかしながら、もし
出力バッファラッチアセンブリ２１６への入力がローで
あれば、ＰＡＳＳトランジスタ２０４をゲートすること
は、出力バッファラッチアセンブリ２１６の入力で信号
レベルの変化に対して何の影響も有さず、かつ何の機会
も与えないであろう。

第６図に図示される例において、出力ライン８３はディ
スチャージトランジスタを介し接地されなかったので、
出力スイッチングトランジスタ１９０をゲートする際に
ブロック選択信号ＳＢは共通ライン２１０にハイの電位
を与え、それは前もって起こっている信号ＰＣＨによる
そのプリチャージの結果としてのハイの電位をすでに有
するということが思い出される。このように、共通ライ
ン２１０は放電されない。次のＰＡＳＳ信号はＰＡＳＳ
）ランジスタ２０６をゲートし、ハイの電位を出力バッ
ファラッチアセンブリ２１８の入力に与える。もし出力
バッファラッチアセンブリ２１８での入力がすでに高い
状態にあれば、変化は起こらない。しかしながら、もし
出力バッファラッチアセンブリ２１８への入力がローで
あれば、ＰＡＳＳトランジスタ２０６をゲートすること
により与えられるハイの電位は出力バッファラッチアセ
ンブリ２１８の入力の電位をハイに上げる。

このように、第５図のすべての出力スイッチングトラン
ジスタ１８８．１９０はブロック選択信号ＳＢ１．５Ｂ
２１．．１、ＳＢＫにより活性化され、それらは、共通
ライン２０８．２１０がプリチャージトランジスタ２１
２．２１４へのＰＣＨ信号の付与によりプリチャージさ
れ、基準電圧ｖＣＣを共通出力ライン２０８．２１０に
与える間の間隔によって分けられる。選択ブロック信号
ＳＢＩ、５Ｂ２１．、、、ＳＢＫのＫは間隔Ｋ・Ｔでオ
ンにされ、そこで出力ラインはｆ＝１／Ｔの速度で駆動
される。特定のブロックに対するブロック選択信号はそ
のブロックに対応する評価周期の終りに活性状態になり
、かつ速度ｆ／にで起こる。各共通出力ラインは、それ
から、ブロック選択信号の期間の間ゲートされるＰＡＳ
Ｓ）ランジスタ２０４．２０６を介し出力バッファラッ
チアセンブリ２１６．２１８に接続される。

もし所与の結果として生じる出力ラインにストアされる
命令ワードのビットが“０”ならば、その結果として生
じる出力ラインは放電されず（すなわち、それはディス
チャージトランジスタ８１ａｓ９１ａのソースに接続さ
れず）、かつしたがって、次の続いて起こるプリチャー
ジ周期はその結果として生じる出力ラインへの電力の付
与を必要としないであろう。さらに“０”をストアする
結果として生じる出力ラインの場合、そのブロックに対
応する選択ブロック信号が存在し、出力スイッチングト
ランジスタ１８８．１９０を活性化するとき、共通ライ
ン２０８．２１０もまた放電されないであろうから、次
のプリチャージ周期は電力を全く消費しないであろう。

しかしながら、もし結果として生じる出力ライン８２ａ
、８３Ｂのストアされたビットが“１”であれば、結果
として生じる出力ライン８２ａ１８３ａはその結果とし
て生じる出力ラインの評価の間放電されるであろうし、
かつブロック選択信号がその結果として生じる出力ライ
ン８２ａ、８３ａに関連する出力スイッチングトランジ
スタ１８８．１９０を能動化するとき、共通出力ライン
２０８．２１０は同様に放電されるであろう。このよう
に、ストアされたビットが結果として生じる出力ライン
８２　ａｓ　８３　ａにおける１′″である場合のみ、
プリチャージ周期は前もって放電された結果として生じ
る出力ライン８２ａ、８３ａおよびその関連する共通出
力ライン２０８．２１０を再充電するために任意の電力
を消費するであろう。この理由のために、もし命令ワー
ドのほとんどのビットが“０″であれば、ディスチャー
ジトランジスタを１”に割当てる前述の規約は有利であ
る。しかしながら、もし１”状態が大多数であれば、ト
ランジスタは、好ましくは、むしろ“０″に割当てられ
るであろう。

ＰＡＳＳ信号がＰＡＳＳｈランジスタ２０４．２０６を
オンにするとき、それぞれの出力バッファラツチアセン
ブリ２１６．２１８の入カノードは当然状態を変えない
。すなわち、もし出力バッファラッチアセンブリ２１６
．２１８の入力ノードが早期の評価の結果として前もっ
て放電されたならば、バッファは、もしＰＡＳＳ）ラン
ジスタ２０４．２０６の能動化によりその入力ノードに
接続される出力ラインが放電された共通出力ライン２０
８．２１０を接続するならば、状態を変えないであろう
。同様に、もし共通出力ライン２０８．２１０が充電さ
れたままに止まり、かっ出力バッファラッチアセンブリ
２１６．２１８への入力ノードが前の周期からハイであ
れば、出力バッファラッチアセンブリ２１６．２１８の
入力ノードの状態の変化は起こらないであろう。

したがって、第５図に図示される好ましい実施例は、共
通出力ライン２０８．２１０の見せかけの遷移は、“Ｏ
”から“０”に（すなわち、周期ごとに放電状態から放
電状態に）変わるとき、出力バッファラッチアセンブリ
２１６．２１８では起こらず、かつ、結果的に、電力は
消失されないということを規定する。周期から周期へ状
態の変化（すなわち、“０”から“１”へ、または“１
”から“０′″へ）があるときのみ、出力バッファラッ
チアセンブリ２１６．２１８の入力ノードはＰＡＳＳト
ランジスタ２０４．２０６を介し、出力スイッチングト
ランジスタ１８８．１９０を介し、１−０”遷移に対し
て適当なディスチャージトランジスタ８１ａ、９１ａを
介し放電される。

“０−１”遷移に対し、ＰＡＳＳ）ランジスタ２０４．
２０６をゲートすると共通出力ライン２０８．２１０に
ストアされた＋１電荷が出力バッファラッチアセンブリ
２１６．２１８の入力ノードに与えられ、状態の変化を
“１”から“０”に強いる。

与えられた詳細な図面および特定の例はこの発明の好ま
しい実施例を説明する一方で、それらは説明の目的のた
めのみであり、この発明の装置は開示された明確な詳細
および条件に制限されず、かつ前掲の特許請求の範囲に
より規定されるこの発明の精神から逸脱することなくそ
こに様々な変化がなされてもよいということが理解され
るべきである。

【図面の簡単な説明】 第１ａ図は、先行技術の装置を表わすプログラム可能な
論理アレイの電気略図である。 第１ｂ図は、第１ａｒｇ：ｉに図示される先行技術のプ
ログラム可能な論理アレイを作動する際に利用されるプ
リチャージおよび評価クロック信号を図示するタイミン
グ図である。 第２ａ図は、この発明の好ましい実施例に組込まれる改
良点のうちのいくつかを図示するこの発明の仮の実施例
の電気略図である。 第２ｂ図は、第２ａ図に図示されるこの発明のプログラ
ム可能な論理アレイ装置の仮の実施例を作動する際に利
用されるクロック信号を図示するクロック図である。 第３ａ図は、この発明の好ましい実施例の第１の繰り返
し処理回路の中の共通ラインの選択的な能動化を行なう
ためのアドレス情報をストアする循環レジスタの使用を
図示する電気略図である。 第３ｂ図は、そのシーケンスが第３ａ図の構造により行
なわれる短いプログラムを表わす表の図である。 第４図は、この発明の好ましい実施例に組込まれる付加
的な特徴を図示するこの発明の第２の仮の実施例の電気
略図である。 第５図は、この発明の好ましい実施例の部分的な電気略
図である。 第６図は、第５図に図示されるプログラム可能な論理ア
レイ装置の１９のブロックの動作で使用されるクロック
信号を図示するタイミング図である。 図において、１０はプログラム可能な論理アレイ装置、
１２はＡＮＤ面、１４はＯＲ面、１６は制御ビットバッ
ファ、１８は反転制御ビットバッファ、２０は制御ビッ
ト入力ライン、２２は制御レジスタ、２４はサブアドレ
スビットバッファ、２６はサブアドレスビット反転バッ
ファ、２８はアドレスビットバッファである。 手 続 補 正 書（ｊ５幻 平成３年 １月２．３日

Claims (21)

【特許請求の範囲】
1. （１）信号源からのマルチビット制御信号を受け、かつ
   プログラムに従って前記制御信号に論理的に関連した結
   果として生じる出力信号を発生するためのプログラム可
   能な論理アレイとして使用するために適合可能な装置で
   あって、 クロック信号を発生するためのクロック手段と、前記制
   御信号を受け、かつ前記制御信号を表わす入力信号を発
   生するための入力手段と、 前記入力信号に第１の繰り返し動作を行ない、かつ第１
   の繰り返し出力信号を発生するための第１の繰り返し処
   理手段と、 前記第１の繰り返し出力信号に第２の繰り返し動作を行
   ない、かつ前記結果として生じる出力信号を発生するた
   めの第２の繰り返し処理手段と、前記第１の繰り返し処
   理手段および前記第２の繰り返し処理手段に共通の複数
   個の導電性の共通ラインとを含み、 前記入力手段は複数個の入力セルを含み、前記複数個の
   入力セルのうち少なくともいくらは前記入力信号のそれ
   ぞれのビットを受け、 前記第１の繰り返し処理手段は、第１のさ点のアレイを
   規定する前記複数個の共通ラインと協働する複数個の第
   １の信号ラインを含み、 前記第２の繰り返し処理手段は第２のさ点のアレイを規
   定する前記複数個の共通ラインと協働する複数個の第２
   の信号ラインを含み、 前記複数個の入力セルは前記複数個の第１の信号ライン
   に作動的に接続され、かつ前記結果として生じる出力信
   号は前記複数個の第２の信号ラインにより与えられ、 前記第１の繰り返し処理手段および前記第２の繰り返し
   処理手段は、各々、前記クロック信号に応答し、前記複
   数個の第２の信号ラインおよび前記複数個の共通ライン
   のプリチャージを行なうために電圧源を選択的に接続す
   るための第１のスイッチング手段を有し、 前記複数個の共通ラインは、前記クロック信号に応答し
   て前記複数個の共通ラインを接地に接続するための第２
   のスイッチング手段に作動的に接続され、 前記第１の繰り返し処理手段は、前記複数個の共通ライ
   ンの選択されたものの少なくとも部分の連続性に影響を
   及ぼすための複数個の第３のスイッチング手段をさらに
   含み、前記複数個の第３のスイッチング手段は前記複数
   個の共通ラインの選択されたものにおいて直列に接続さ
   れ、かつ前記プログラムに従って前記複数個の第１の信
   号ラインのうちの選択されたものによりゲートされ、そ
   れによって前記複数個の第３のスイッチング手段のうち
   の適当なものの前記ゲーティングは前記複数個の共通ラ
   インのうちの予め定められたものの予め定められた部分
   を接地に接続する、装置。
2. （２）前記複数個の入力セルの各々はバッファ対を含み
   、前記バッファ対のうちの１つは反転バッファであり、
   各前記バッファ対の各バッファは前記複数個の第１の信
   号ラインのうちの少なくとも１つに作動的に接続される
   、請求項１記載のプログラム可能な論理アレイとして使
   用するために適合可能な装置。
3. （３）中間反転バッファは、前記第１の繰り返し処理手
   段と前記第２の繰り返し処理手段との中間の前記複数個
   の共通ラインの各々で接続される、請求項１記載のプロ
   グラム可能な論理アレイとして使用するために適合可能
   な装置。
4. （４）前記結果として生じる出力信号の各々の前記表示
   は前記複数個の第２の信号ラインの各々における反転出
   力バッファを介し起こる、請求項３記載のプログラム可
   能な論理アレイとして使用するために適合可能な装置。
5. （５）マルチビット制御信号を受け、かつプログラムに
   従って前記制御信号に論理的に関連する結果として生じ
   る出力信号を発生するためのプログラム可能な論理アレ
   イとして使用するために適合可能な装置であって、 複数個のクロック信号を発生するためのクロック手段と
   、 前記制御信号を受けるための入力手段と、 第１の動作を行なうための第１の繰り返し処理手段と、 第２の動作を行なうための第２の繰り返し処理手段とを
   含み、 前記入力手段、前記第１の繰り返し処理手段、前記第２
   の繰り返し処理手段および前記クロック手段は、前記制
   御信号に応答して複数個のラインをプリチャージし、か
   つ前記複数個のラインを選択的に放電することにより前
   記プログラムを実行するように協働し、 前記選択的な接続は前記複数個のラインの連続性に影響
   を及ぼすための複数個のスイッチング手段により行なわ
   れ、 前記複数個のスイッチング手段のうちの少なくともいく
   らかは前記プログラムに従って前記制御信号の前記ビッ
   トによりゲートされ、 前記複数個のスイッチング手段のうち前記少なくともい
   くらかの各々は前記複数個のラインのそれぞれの１つの
   連続性に影響を及ぼし、かつ前記複数個のラインのうち
   の前記それぞれの１つの特定の部分のみの前記連続性が
   前記複数個のスイッチング手段のうちの前記少なくとも
   いくつかの各々により影響を及ぼされる態様で接続され
   、前記プログラムは前記放電のために連続的な経路を規
   定するために前記複数個のスイッチング手段の適当なも
   のを選択的にゲートすることにより実行される、装置。
6. （６）プログラム可能な論理アレイでプログラムを実行
   するための改良された構造であって、前記プログラムは
   マルチビット制御信号に応答して複数個のラインをプリ
   チャージし、かつ前記複数個のラインを接地に選択的に
   接続することにより実行され、前記複数個のラインの連
   続性に選択的に影響を及ぼすための複数個のスイッチン
   グ手段を含み、前記複数個のスイッチング手段は前記プ
   ログラムに従って前記制御信号の前記ビットによりゲー
   トされ、前記複数個のスイッチング手段の各々は前記複
   数個のラインのうちのそれぞれの１つの連続性に影響を
   及ぼし、かつ直列に接続され、それによって前記複数個
   のスイッチング手段の各々は前記複数個のラインの特定
   の部分のみに影響を及ぼし、前記プログラムは前記複数
   個のラインの選択されたものを放電するための連続的な
   経路を規定するために前記複数個のスイッチング手段の
   適当なものを選択的にゲートすることにより実行される
   、改良された構造。
7. （７）改良されたプログラム可能な論理アレイ装置であ
   って、前記装置は入力信号を受け、かつプログラムに従
   って前記入力信号に論理的に関連する結果として生じる
   出力信号を発生するための少なくとも１つの繰り返し処
   理手段を有し、前記少なくとも１つの繰り返し処理手段
   は第１のクロック信号に応答してプリチャージされ、か
   つ前記プログラムに従って前記少なくとも１つの繰り返
   し処理手段の中で作動的に接続され、最小項ラインのア
   レイの選択された部分の電気的な連続性を制御するため
   の複数個のスイッチ手段を介し第２のクロック信号に応
   答して選択的に放電され、前記複数個のスイッチ手段の
   うちの少なくともいくらかは前記入力信号に応答し、 前記複数個の繰り返し処理手段のうちの少なくとも第１
   のものにおける最小項ラインの前記アレイの各それぞれ
   の１つに関連した前記複数個のスイッチ手段のそれらの
   直列接続を含む、改良されたプログラム可能な論理アレ
   イ装置。
8. （８）前記プログラムは複数個のプログラムステップを
   含み、前記複数個のプログラムステップの各々は関連す
   るマルチビットアドレスを有し、前記複数個のプログラ
   ムステップの発生に対して固定した順序を確立し、かつ
   ストアするための循環レジスタ手段における前記関連し
   たアドレスの前記ビットの少なくとも部分をストアする
   ことをさらに含み、最小項ラインの前記アレイは前記レ
   ジスタ手段に作動的に接続され、 最小項ラインの前記アレイは、前記レジスタ手段の中の
   前記アドレスビットの配置に従って前記選択された最小
   項ラインの放電を行なうために適当に低い電位が選択的
   に与えられる、請求項７記載の改良されたプログラム可
   能な論理アレイ装置。
9. （９）前記結果として生じる出力信号は前記複数個の繰
   り返し処理手段の最後のものによって発生され、前記プ
   リチャージおよび別個のクロック信号による前記複数個
   のスイッチング手段への前記入力信号の付与を制御する
   、請求項８記載の改良されたプログラム可能な論理アレ
   イ装置。
10. （１０）前記複数個の繰り返し処理手段の最後の繰り返
    し処理手段は前記結果として生じる出力信号を発生し、 少なくとも前記最後の繰り返し処理手段を複数個のブロ
    ックに配置し、前記ブロックの各々は少なくとも１つの
    出力ラインを有し、前記少なくとも前記最後の繰り返し
    処理手段は複数個の共通出力ラインを含み、前記複数個
    の共通出力ラインの各々は前記少なくとも１つの出力ラ
    インの少なくとも１つに作動的に接続され、かつ前記複
    数個の共通出力ラインの各々は前記結果として生じる出
    力信号を保持するための出力バッファ手段で終了する、
    請求項８記載の改良されたプログラム可能な論理アレイ
    装置。
11. （１１）前記最後の繰り返し処理手段はプリチャージさ
    れ、選択的に放電され、かつそれぞれの出力バッファ手
    段を充電するための前記複数個のブロックの特定のブロ
    ックの選択は、各々、異なったクロック信号に応答して
    行なわれる、請求項１０記載の改良されたプログラム可
    能な論理アレイ装置。
12. （１２）前記結果として生じる出力信号は前記複数個の
    繰り返し処理手段の最後のものによって発生され、前記
    プリチャージおよび別個のクロック信号による前記複数
    個のスイッチング手段への前記入力信号の付与を制御す
    ることをさらに含む、請求項７記載の改良されたプログ
    ラム可能な論理アレイ装置。
13. （１３）前記複数個の繰り返し処理手段の最後の繰り返
    し処理手段は、前記結果として生じる出力信号を発生し
    、 少なくとも前記最後の繰り返し処理手段を複数個のブロ
    ックに配置し、前記ブロックの各々は少なくとも１つの
    出力ラインを有し、前記少なくとも前記最後の繰り返し
    処理手段は複数個の共通出力ラインを含み、前記複数個
    の共通出力ラインの各々は前記少なくとも１つの出力ラ
    インの少なくとも１つに作動的に接続され、かつ前記複
    数個の共通出力ラインの各々は前記結果として生じる出
    力信号を保持するための出力バッファ手段で終了する、
    請求項９記載の改良されたプログラム可能な論理アレイ
    装置。
14. （１４）前記最後の繰り返し処理手段はプリチャージさ
    れ、選択的に放電され、かつそれぞれの出力バッファ手
    段を充電するための前記複数個のブロックの特定のブロ
    ックの選択は、各々、異なったクロック信号に応答して
    行なわれる、請求項１３記載の改良されたプログラム可
    能な論理アレイ装置。
15. （１５）前記複数個の繰り返し処理手段の最後の繰り返
    し処理手段は前記結果として生じる出力信号を発生し、 少なくとも前記最後の繰り返し処理手段を複数個のブロ
    ックに配置し、前記ブロックの各々は少なくとも１つの
    出力ラインを有し、前記少なくとも前記最後の繰り返し
    処理手段は複数個の共通出力ラインを含み、前記複数個
    の共通出力ラインの各々は前記少なくとも１つの出力ラ
    インの少なくとも１つに作動的に接続され、かつ前記複
    数個の共通出力ラインの各々は前記結果として生じる出
    力信号を保持するための出力バッファ手段で終了する、
    請求項７記載の改良されたプログラム可能な論理アレイ
    装置。
16. （１６）前記最後の繰り返し処理手段はプリチャージさ
    れ、選択的に放電され、かつそれぞれの出力バッファ手
    段を充電するための前記複数個のブロックの特定のブロ
    ックの選択は、各々、異なったクロック信号に応答して
    行なわれる、請求項１５記載の改良されたプログラム可
    能な論理アレイ装置。
17. （１７）前記結果として生じる出力信号は前記複数個の
    繰り返し処理手段の最後のものにより発生され、かつ前
    記複数個の繰り返し処理手段の前記最後のものはプリチ
    ャージされ、選択的に放電され、かつそれぞれの出力バ
    ッファ手段を充電するための前記複数個のブロックの特
    定のブロックの選択は、各々、異なったクロック信号に
    応答して行なわれる、請求項７記載の改良されたプログ
    ラム可能な論理アレイ装置。
18. （１８）信号源から制御信号を受け、かつプログラムに
    従って前記制御信号に論理的に関連する結果として生じ
    る出力信号を発生するためのプログラム可能な論理アレ
    イとして使用するために適合可能な装置であって、前記
    プログラムは複数個のプログラム命令を含み、前記複数
    個のプログラム命令の各々はアドレスにより識別され、
    複数個のクロック信号を発生するためのクロック手段と
    、 前記制御信号を受け、かつ入力ライン上の入力信号を発
    生するための入力手段とを含み、前記入力信号は前記制
    御信号を表わし、 前記プログラム命令の選択されたものを実行するための
    少なくとも１つのプログラム実行手段をさらに含み、 前記少なくとも１つのプログラム実行手段の各々は、前
    記入力信号に第１の繰り返し動作を行ない、かつ第１の
    繰り返し出力信号を発生するための第１の繰り返し処理
    手段を含み、 前記第１の繰り返し出力信号に第２の繰り返しし動作を
    行ない、かつ複数個の出力ラインで前記結果として生じ
    る出力信号を発生するための第２の繰り返し処理手段と
    、 前記第１の繰り返し処理手段および前記第２の繰り返し
    処理手段に共通の複数個の最小項ラインとをさらに含み
    、前記最小項ラインの各々は第１の電荷をストアするた
    めのバッファ手段を含み、前記バッファ手段の出力は前
    記第１の繰り返し出力信号を前記第２の繰り返し処理手
    段に与え、前記複数個の最小項ラインの選択されたもの
    はラインの連続性に影響を及ぼすための１つまたはそれ
    より多いゲートされたスイッチ手段を有し、前記１つま
    たはそれより多いゲートされたスイッチ手段のゲートは
    前記入力ラインに選択的に接続され、前記ゲートされた
    スイッチ手段の配置と、前記ゲートされたスイッチ手段
    の選択されたものへの前記入力ラインの接続とは前記第
    １の繰り返し動作により規定され、 それぞれのプログラム命令に参加するための前記最小項
    ラインの選択は前記アドレスに従って前記複数個のクロ
    ック信号の選択されたものに応答して定められ、前記ア
    ドレスはアドレス情報をストアするためのメモリ手段に
    ストアされる、装置。
19. （１９）入力信号を受け、かつプログラムに従って結果
    として生じる出力信号を発生するためのプログラム可能
    な論理アレイとしての使用に適合可能な装置であって、
    前記プログラムは複数個のプログラム命令を含み、前記
    複数個のプログラム命令の各々はアドレスにより識別さ
    れ、 複数個のクロック信号を発生するためのクロック手段と
    、 前記入力信号に第１の繰り返し動作を行ない、かつ複数
    個の最小項ライン上の仮の出力信号を発生するための第
    １の繰り返し処理手段と、 前記仮の出力信号に第２の繰り返し動作を行ない、かつ
    複数個の結果として生じる出力ライン上に前記結果とし
    て生じる出力信号を発生するための第２の繰り返し処理
    手段とを含み、 前記第１の繰り返し処理手段は複数個の第１のスイッチ
    ング手段を含み、前記複数個の第１のスイッチング手段
    は前記複数個の最小項ラインの選択されたものの中で直
    列に接続され、かつ前記プログラムに従って前記入力信
    号によってゲートされ、 前記複数個の最小項ラインのうちどれが前記プログラム
    を実行する際に含まれるかという選択は、前記アドレス
    をストアするための循環メモリ手段によって影響を及ぼ
    される、装置。
20. （２０）装置の動作は、装置の特定の部分のプリチャー
    ジおよび放電を行なうための複数個のグループのスイッ
    チング手段のタイミングをとられたゲーティングを含み
    、前記特定の部分の各々の前記タイミングをとられたゲ
    ーティングは前記複数個のクロック信号の別個の１つに
    より行なわれる、請求項１９記載のプログラム可能な論
    理アレイとして使用するために適合可能な装置。
21. （２１）装置は複数個のブロックに配置され、前記複数
    個のブロックの各々は前記複数個のプログラム命令の予
    め選択されたものを実行し、前記複数個のブロックのそ
    れぞれでの前記特定の部分の前記タイミングをとられた
    ゲーティングはパイプライン態様で行なわれ、それによ
    って前記複数個のブロックの続いて起こるものにおける
    各特定の部分は前記複数個のブロックの次の先に起こる
    ものの対応する特定の部分の後予め定められた間隔でゲ
    ートされる、請求項２０記載のプログラム可能な論理ア
    レイとして使用するために適合可能な装置。