JPH03185923A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に３つの論理出力電
圧レベルを有する半導体集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to semiconductor integrated circuits, and more particularly to semiconductor integrated circuits having three logic output voltage levels.
従来の技術について、図面を用いて説明する。 A conventional technique will be explained using drawings.
第３図は従来例を説明するための回路図である。FIG. 3 is a circuit diagram for explaining a conventional example.
入力信号２２は出力端子３０から出力するデータであり
、制御信号２３は、ハイレベル出力を選択する制御信号
、第１の正電源２４、第２の正電源２５はそれぞれハイ
レベル出力の電位を決定する電源である。ｐ−ｃｈ）ラ
ンジスタ２６、ｐｃｈ）ランジスタ２７はハイレベル。The input signal 22 is data output from the output terminal 30, the control signal 23 is a control signal for selecting high level output, and the first positive power supply 24 and the second positive power supply 25 each determine the potential of the high level output. It is a power source. p-ch) transistor 26 and pch) transistor 27 are at high level.
を出力するためのｐ−ｃｂ）ランジスタ、ｎ−ｃｈ）ラ
ンジスタ２８はロウレベルを出力するためのｎ−ｃｈ）
ランジスタ、出力端子３０は入力信号２２及び制御信号
２３に従って出力信号を出力する出力端子である。p-cb) transistor for outputting, n-ch) transistor 28 is n-ch) for outputting low level.
The transistor output terminal 30 is an output terminal that outputs an output signal according to the input signal 22 and the control signal 23.
本実施例においては、第１の正電源２４は第２の正電源
２５より低い電位を持ち、かつ任意に変化することがで
きるものとする。In this embodiment, it is assumed that the first positive power source 24 has a lower potential than the second positive power source 25 and can be changed arbitrarily.
このとき、入力信号２２がロウレベルならば、制御信号
２３にかかわらず、ｐ−ｃｈ）ランジスタ２６、ｐ−ａ
ｈ）ランジスタは共にオフし、ｎｃｈ）ランジスタ２８
がオンすることにより、出力端子３０からはロウレベル
が出力される。At this time, if the input signal 22 is low level, regardless of the control signal 23, the p-ch) transistor 26, p-a
h) Both transistors are off, nch) transistor 28
When turned on, a low level is output from the output terminal 30.
次に入力信号２２がハイレベルかつ制御信号２３がロウ
のとき、ｐ−ｃｈ）ランジスタ２７、ｎ−ｃｈ）ランジ
スタ２８がオフし、ｐ−ｃｈ）ランジスタ２６がオンす
ることにより第１の正電源２４に従ったハイレベル出力
を出力する。また入力信号２２がハイ、制御信号２３が
ハイのとき、ｐ−ｃｈ）ランジスタ２６、ｎ−ｃｈ）ラ
ンジスタ２８がオフし、ｐ−ｃｈ）ランジスタ２７がオ
ンすることにより正電源２５に従ったハイレベル出力を
出力する。Next, when the input signal 22 is at a high level and the control signal 23 is at a low level, the p-ch) transistor 27 and the n-ch) transistor 28 are turned off, and the p-ch) transistor 26 is turned on, so that the first positive power supply It outputs a high level output according to 24. Further, when the input signal 22 is high and the control signal 23 is high, the p-ch) transistor 26 and the n-ch) transistor 28 are turned off, and the p-ch) transistor 27 is turned on, so that the high voltage according to the positive power supply 25 is turned on. Output level output.
このとき、ｐ−ｃｈ）ランジスタ２６のドレインに第２
の正電源２５に従った電圧がかかるため、ｐ−ｃｈ）ラ
ンジスタ２６のバックゲートには、それに等しい電圧を
印加する必要がある。そのためバックゲートを第２の正
電源２５に接続される。そのため、ｐ−ｃｈ）ランジス
タ２６がオンするときのゲート電圧は、第２の正電源２
５によって決まるため、第２の正電源２５が変動すると
ｐ−ｃｈ）ランジスタ２６の出力電流能力が変動する。At this time, the second
Since a voltage according to the positive power supply 25 is applied, it is necessary to apply a voltage equal to the voltage to the back gate of the p-ch transistor 26. Therefore, the back gate is connected to the second positive power supply 25. Therefore, the gate voltage when the p-ch) transistor 26 is turned on is the same as that of the second positive power supply 2.
5, so when the second positive power supply 25 fluctuates, the output current capability of the p-ch transistor 26 fluctuates.
上述した従来の半導体集積回路は、最高電位より低いハ
イレベル出力を行なうためのｐ−ｃｈ）ランジスタのバ
ックゲートが全て最高電位に接続されている。従ってそ
れらのｐ−ｃｈ）ランジスタがオンする際、ゲートの電
位差はその最高電位によって決定され、その電位が変動
することにより、それらのｐ−ｃｈ）ランジスタの電流
能力が変化するという欠点がある。In the conventional semiconductor integrated circuit described above, the back gates of the p-ch transistors for outputting a high level lower than the highest potential are all connected to the highest potential. Therefore, when those p-ch) transistors are turned on, the potential difference at the gate is determined by the highest potential, and as the potential changes, the current capability of those p-ch) transistors changes.
本発明の目的は、最高電位が変動しても出力電流能力が
一定である半導体集積回路を提供するこ５
とにある。An object of the present invention is to provide a semiconductor integrated circuit whose output current capability is constant even if the highest potential changes.
本発明の半導体集積回路は、ソース・ドレイン路が第１
の電源と出力端子間に接続された第１の一導電型トラン
ジスタと、ソース・ドレイン路が前記第１の電源よりも
高い電圧レベルの第２の電源と前記出力端子間に接続さ
れた第２の一導電型トランジスタと、ソース・ドレイン
路が前記第１及び第２の電源より低い電圧レベルの第３
の電源と前記出力端子間に接続された逆導電型トランジ
スタと、前記逆導電型トランジスタが非導通状態の時に
前記第１の一導電型トランジスタと前記第２の一導電型
トランジスタのどちらを導通させるかを制御する手段と
、前記第１の一導電型トランジスタが導通状態の時にそ
のトランジスタのバックゲートを前記第１の電源に接続
する手段と、前記第２の一導電型トランジスタが導通状
態の時に前記第１の一導電型トランジスタのバックゲー
トを前記第２の電源に接続する手段とを有することを特
徴とする特
許
更に、本発明の半導体集積回路は、ソース・ドレイン路
が第１の電源と節点間に接続されバックゲートが前記第
１の電源より高い電圧レベルの第２の電源に接続された
第１の一導電型トランジスタと、ソース・ドレイン路が
前記第２の電源と前記節点間に接続された第２の一導電
型トランジスタと、ソース・ドレイン路が前記節点と出
力端子間に接続されバックゲートが前記節点と接続され
ゲートに入力信号が印加された第３の一導電型トランジ
スタと、ソース・ドレイン路が前記第１及び第２の電源
より低い電圧レベルの第３の電源と前記出力端子間に接
続されゲートに前記入力信号が印加された逆導電型トラ
ンジスタと、前記第３の一導電型トランジスタが導通状
態の時に前記第１の一導電型トランジスタと前記第２の
一導電型トランジスタのどちらを導通させるかを制御す
る手段とを有することを特徴とする。In the semiconductor integrated circuit of the present invention, the source/drain path is the first
a first conductivity type transistor connected between a power supply and an output terminal of the transistor; and a second transistor of one conductivity type connected between a second power supply and the output terminal having a source-drain path having a higher voltage level than the first power supply. one conductivity type transistor, and a third transistor whose source-drain path is at a lower voltage level than the first and second power supplies.
a reverse conductivity type transistor connected between a power source and the output terminal; and when the reverse conductivity type transistor is in a non-conductive state, which of the first one conductivity type transistor and the second one conductivity type transistor is made conductive. means for connecting the back gate of the first one-conductivity type transistor to the first power supply when the first one-conductivity type transistor is in the conduction state; Further, in the semiconductor integrated circuit of the present invention, a source-drain path is connected to the first power source. a first single conductivity type transistor connected between the nodes and having a backgate connected to a second power source having a higher voltage level than the first power source; and a source-drain path connected between the second power source and the node. a second one-conductivity type transistor connected to each other; and a third one-conductivity type transistor having a source-drain path connected between the node and the output terminal, a back gate connected to the node, and an input signal applied to the gate. , a reverse conductivity type transistor having a source-drain path connected between the output terminal and a third power supply having a voltage level lower than that of the first and second power supplies, and having the input signal applied to the gate; The device is characterized by comprising means for controlling which of the first one-conductivity type transistor and the second one-conductivity type transistor is rendered conductive when the one-conductivity type transistor is in a conductive state.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例を説明するための回路図であ
る。入力信号１は出力端子１１から出力するデータであ
り、制御信号２は正側の出力の電位を制御する制御信号
、第１の正電源３及び第２の正電源４は出力端子１１か
ら出力される２出力のハイレベル側の２つの電源、レベ
ル変換回路１０は論理出力レベルを変換するレベル変換
回路、ｐチャネルトランジスタ５乃至６は出力端子１１
の出力を制御するトランジスタ、ｎチャネルトランジス
タ９は出力端子１１の出力を制御するトランジスタであ
る。但し、第２の正電源４は第１の正電源３より高い電
圧を有しているとする。FIG. 1 is a circuit diagram for explaining one embodiment of the present invention. The input signal 1 is data output from the output terminal 11, the control signal 2 is a control signal that controls the potential of the positive output, and the first positive power supply 3 and the second positive power supply 4 are output from the output terminal 11. The level conversion circuit 10 is a level conversion circuit that converts the logic output level, and the p-channel transistors 5 and 6 are connected to the output terminal 11.
The n-channel transistor 9 is a transistor that controls the output of the output terminal 11. However, it is assumed that the second positive power source 4 has a higher voltage than the first positive power source 3.
まず入力信号１がロウレベルのとき、制御信号２に関わ
らず、ｐ−ｃｈ）ランジスタ５、ｐＣｈトランジスタ８
はともにオフし、ｎ−ｃｈ）ランジスタ９がオンするこ
とによって、出力端子１０にはＧＮＤレベルが出力され
る。First, when input signal 1 is at low level, regardless of control signal 2, p-ch) transistor 5, p-ch transistor 8
Both are turned off, and the n-ch) transistor 9 is turned on, so that the GND level is output to the output terminal 10.
次に、入力信号ｌがハイレベル、制御信号２もハイレベ
ルのときは、ｐ−ｃｈ）ランジスタ５、ｎ−ｃｈトラン
ジスタ９がオフし、ｐ−ｃｈ）ランジスタ８がオンする
ことにより、出力端子１゜には第２の正電源４によって
決まる、ハイレベルが出力される。このとき、ｐ −ｃ
ｈ ）ランジスタロがオンし、ｐ−ｃｈ）ランジスタ
フがオフすることにより、ｐ−ｃｈトランジスタ５のバ
ックゲートには第２の正電源４が印加され、第２の正電
源３側に電流が流れることはない。Next, when the input signal l is at a high level and the control signal 2 is also at a high level, the p-ch) transistor 5 and the n-ch transistor 9 are turned off, and the p-ch) transistor 8 is turned on, so that the output terminal At 1°, a high level determined by the second positive power supply 4 is output. At this time, p - c
h) By turning on the transistor and turning off the p-ch transistor, the second positive power supply 4 is applied to the back gate of the p-ch transistor 5, and current flows to the second positive power supply 3 side. There isn't.
次に入力信号１がハイレベル、制御信号２もロウレベル
のとき、ｐ−ｃｈ）ランジスタ５がオンし、ｐ−ｃｈ）
ランジスタ８、ｎ−ｃｈ）ランジスタ９がオフして、３
正電源３に従った高レベル出力電圧が出力される。この
とき、制御信号２に従い、ｐ −ｃ ｈ ）ランジスタ
フがオンし、ｐ−ｃｈ）ランジスタロをオフすることに
より、５ｐ−ｃｈ）ランジスタ５のバックゲートには、
第１の正電源３が供給され、ｐ−ｃｈ）ランジスタ５の
ゲート・ソース電圧は第１の正電源３の電位のみによっ
て規定されるため、第２の正電源４が変化しても、出力
端子１１のハイレベル出力電流は変化しない。Next, when input signal 1 is at high level and control signal 2 is also at low level, p-ch) transistor 5 is turned on, and p-ch)
transistor 8, n-ch) transistor 9 turns off, and 3
A high level output voltage according to the positive power supply 3 is output. At this time, according to the control signal 2, the p-ch) transistor is turned on and the p-ch) transistor is turned off, so that the back gate of the p-ch) transistor 5 is
The first positive power supply 3 is supplied, and the gate-source voltage of the p-ch transistor 5 is defined only by the potential of the first positive power supply 3, so even if the second positive power supply 4 changes, the output The high level output current of terminal 11 remains unchanged.
第２図は本発明の第２の実施例を説明するための回路図
である。入力信号１２は出力端子２１から出力されるデ
ータ、制御信号１３は２つの高レベル出力電圧の電圧レ
ベルを決定する制御信号、第１の正電源１４及び第２の
正電源１５は出力端子２１から出力される高レベル出力
の電位を決定する正電源である。ｐ−ｃｈ）ランジメタ
１６乃至１８は、出力端子２１からの高レベル出力を決
定するｐチャンネルトランジスタ、ｎ−ｃｈ）ランジス
タ１９は低レベル出力を行なうためのｎチャンネルトラ
ンジスタ、レベル変換回路２０は論理振幅の高レベルを
最高電位に一致させるためのレベル変換回路である。こ
こで第２の正電源１５は第１の正電源１４より高い電位
をもつものとする。FIG. 2 is a circuit diagram for explaining a second embodiment of the present invention. The input signal 12 is data output from the output terminal 21 , the control signal 13 is a control signal that determines the voltage level of two high-level output voltages, and the first positive power supply 14 and the second positive power supply 15 are output from the output terminal 21 This is a positive power supply that determines the potential of the high level output. p-ch) range metas 16 to 18 are p-channel transistors that determine high-level output from the output terminal 21, n-ch) transistor 19 is an n-channel transistor for low-level output, and level conversion circuit 20 is a logic amplitude This is a level conversion circuit for matching the high level of the voltage to the highest potential. Here, it is assumed that the second positive power source 15 has a higher potential than the first positive power source 14.
まず、入力信号１２がロウのときは制御信号１３に関係
なく、ｐ−ｃｈ）ランジスタ１８がオフし、ｎ−ａｈ）
ランジスタ１１がオンすることにより、出力端子２１か
らはロウレベルが出力さ １０−
れる。このとき、ｐ−ｃｈ）ランジスタ１８のドレイン
側はＧＮＤレベルとなるため、バックゲートのレベルが
全１の正電源１４、第２の正電源１５のいずれかになっ
ても電流がソース側に流れることはない。First, when the input signal 12 is low, regardless of the control signal 13, the p-ch) transistor 18 is turned off, and the n-ah)
When the transistor 11 is turned on, a low level is output from the output terminal 21. At this time, since the drain side of the p-ch) transistor 18 is at the GND level, current flows to the source side even if the back gate level is either the all-1 positive power supply 14 or the second positive power supply 15. Never.
次に、入力信号１２がハイレベル、制御信号１３もハイ
レベルのときは、ｐ−ｃｈ）ランジスタ１７、ｐ−ｃｈ
）ランジスタ１８がオンし、ｐ−ｃｈ）ランジスタ１１
、ｎ−ｃｈ）ランジスタ１９がオフすることにより、第
２の正電源１５に従った電位を出力端子２１に出力する
。この回路では、ｐ−ｃｈ）ランジスタ１６のバックゲ
ートは第２の正電源１５の電位に等しいので、第１の正
電源１４側に電流が流れることはない。Next, when the input signal 12 is at high level and the control signal 13 is also at high level, p-ch) transistor 17, p-ch
) transistor 18 turns on, p-ch) transistor 11
, n-ch) transistor 19 is turned off, a potential according to the second positive power supply 15 is outputted to the output terminal 21. In this circuit, since the back gate of the p-ch transistor 16 is equal to the potential of the second positive power source 15, no current flows to the first positive power source 14 side.
また、入力信号１２がハイ、制御信号１３がロウレベル
のときは、ｐ−ｃｈ）ランジスタ１６、ｐ−ｃｈ）ラン
ジスタ１８がオフし、ｐ −ｃ ｈ ｌ−ランジスタ１
７、ｎ−ｃｈ）ランジスタ１９がオフすることにより、
第１の正電源１４の電位に従った高レベル出力電圧を出
力端子２１から出力する。このとき、ｐ−ｃｈ）ランジ
スタ１８のバックゲート電圧は第１の正電源１４の電位
と等しくなるので、第２の正電源１５の電位が変動して
も出力端子２１からの出力電流能力は変化しない。Further, when the input signal 12 is high and the control signal 13 is low level, the p-ch) transistor 16 and the p-ch) transistor 18 are turned off, and the p-ch) transistor 18 is turned off.
7, n-ch) By turning off the transistor 19,
A high level output voltage according to the potential of the first positive power supply 14 is output from the output terminal 21. At this time, the back gate voltage of the p-ch) transistor 18 becomes equal to the potential of the first positive power supply 14, so even if the potential of the second positive power supply 15 changes, the output current capability from the output terminal 21 changes. do not.
以上説明した実施例においてのＭＯＳ）ランジスタの導
電型は、本発明ではこれに限定されることなく、それぞ
れ逆導電型にしてもそれぞれの信号を変化させれば、同
一の効果が得られる。The conductivity types of the MOS transistors in the embodiments described above are not limited to these in the present invention, and even if they are of opposite conductivity types, the same effect can be obtained by changing the respective signals.
以上説明したように本発明は、最高電位よりも低い出力
を有する素子について、一定電圧をバックゲートに供給
することにより、出力端子の出力電流特性を最高電位の
変動に対し無関係に一定にできるという効果がある。As explained above, the present invention is capable of keeping the output current characteristics of the output terminal constant regardless of fluctuations in the maximum potential by supplying a constant voltage to the back gate of an element having an output lower than the highest potential. effective.
第１図は本発明の第１の実施例を説明するための回路図
、第２図は本発明の第２の実施例を説明するための回路
図、第３図は従来例を説明するための回路図である。
１．１２．２２・・・入力信号、２，１３．２３・・・
制御信号、３，１４．２４・・・第１の正電源、４．１
５．２５・・・第２の正電源、５〜８．１６〜１８．２
６〜２７−＝ｐ−ｃｈ）ランジスタ、９ 、 １９ 、
２８−・・ｎ −ｃ ｈ ）ランジスタ、１０゜２０．
２９・・・レベル変換回路、１１，２１．３０・・・出
力端子。FIG. 1 is a circuit diagram for explaining a first embodiment of the present invention, FIG. 2 is a circuit diagram for explaining a second embodiment of the present invention, and FIG. 3 is a circuit diagram for explaining a conventional example. FIG. 1.12.22...Input signal, 2,13.23...
Control signal, 3, 14.24...first positive power supply, 4.1
5.25...Second positive power supply, 5-8.16-18.2
6-27-=p-ch) transistor, 9, 19,
28-...n-ch) transistor, 10°20.
29... Level conversion circuit, 11, 21.30... Output terminal.
Claims (1)
続された第１の一導電型トランジスタと、ソース・ドレ
イン路が前記第１の電源よりも高い電圧レベルの第２の
電源と前記出力端子間に接続された第２の一導電型トラ
ンジスタと、ソース・ドレイン路が前記第１及び第２の
電源より低い電圧レベルの第３の電源と前記出力端子間
に接続された逆導電型トランジスタと、前記逆導電型ト
ランジスタが非導通状態の時に前記第１の一導電型トラ
ンジスタと前記第２の一導電型トランジスタのどちらを
導通させるかを制御する手段と、前記第１の一導電型ト
ランジスタが導通状態の時にそのトランジスタのバック
ゲートを前記第１の電源に接続する手段と、前記第２の
一導電型トランジスタが導通状態の時に前記第１の一導
電型トランジスタのバックゲートを前記第２の電源に接
続する手段とを有することを特徴とする半導体集積回路
。 ２、ソース・ドレイン路が第１の電源と節点間に接続さ
れバックゲートが前記第１の電源より高い電圧レベルの
第２の電源に接続された第１の一導電型トランジスタと
、ソース・ドレイン路が前記第２の電源と前記節点間に
接続された第２の一導電型トランジスタと、ソース・ド
レイン路が前記節点と出力端子間に接続されバックゲー
トが前記節点と接続されゲートに入力信号が印加された
第３の一導電型トランジスタと、ソース・ドレイン路が
前記第１及び第２の電源より低い電圧レベルの第３の電
源と前記出力端子間に接続されゲートに前記入力信号が
印加された逆導電型トランジスタと、前記第３の一導電
型トランジスタが導通状態の時に前記第１の一導電型ト
ランジスタと前記第２の一導電型トランジスタのどちら
を導通させるかを制御する手段とを有することを特徴と
する半導体集積回路。[Claims] 1. A first conductivity type transistor having a source-drain path connected between a first power source and an output terminal, and a source-drain path having a voltage level higher than that of the first power source; a second one-conductivity type transistor connected between a second power source and the output terminal; and a source-drain path between a third power source and the output terminal, the source-drain path being at a lower voltage level than the first and second power sources. a connected opposite conductivity type transistor; means for controlling which of the first one conductivity type transistor and the second one conductivity type transistor is made conductive when the opposite conductivity type transistor is in a non-conducting state; means for connecting a back gate of a first one conductivity type transistor to the first power supply when the first one conductivity type transistor is in a conductive state; and a means for connecting the first one conductivity type transistor when the second one conductivity type transistor is in a conductive state; and means for connecting a back gate of the semiconductor integrated circuit to the second power source. 2. a first monoconductivity type transistor having a source-drain path connected between a first power source and a node and a back gate connected to a second power source having a higher voltage level than the first power source; a second monoconductivity type transistor having a path connected between the second power supply and the node; a source-drain path connected between the node and the output terminal; a back gate connected to the node; and an input signal at the gate; a third one-conductivity type transistor to which is applied, a source-drain path connected between a third power supply having a voltage level lower than that of the first and second power supplies and the output terminal, and to whose gate the input signal is applied; a reverse conductivity type transistor, and means for controlling which of the first one conductivity type transistor and the second one conductivity type transistor is made conductive when the third one conductivity type transistor is in a conductive state. A semiconductor integrated circuit comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325138A JP2646771B2 (en) | 1989-12-14 | 1989-12-14 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325138A JP2646771B2 (en) | 1989-12-14 | 1989-12-14 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03185923A true JPH03185923A (en) | 1991-08-13 |
| JP2646771B2 JP2646771B2 (en) | 1997-08-27 |
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ID=18173486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1325138A Expired - Lifetime JP2646771B2 (en) | 1989-12-14 | 1989-12-14 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646771B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6700406B1 (en) | 2002-01-07 | 2004-03-02 | Mitsubishi Denki Kabushiki Kaisha | Multi-valued logical circuit with less latch-up |
| US7469016B2 (en) | 2004-12-03 | 2008-12-23 | Panasonic Corporation | Circuit for generating ternary signal |
| JP2010226590A (en) * | 2009-03-25 | 2010-10-07 | Renesas Electronics Corp | Buffer circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57135525A (en) * | 1981-02-16 | 1982-08-21 | Nec Corp | Semiconductor device |
| JPS6298828A (en) * | 1985-10-24 | 1987-05-08 | Nec Corp | Tertiary logic circuit |
-
1989
- 1989-12-14 JP JP1325138A patent/JP2646771B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57135525A (en) * | 1981-02-16 | 1982-08-21 | Nec Corp | Semiconductor device |
| JPS6298828A (en) * | 1985-10-24 | 1987-05-08 | Nec Corp | Tertiary logic circuit |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6700406B1 (en) | 2002-01-07 | 2004-03-02 | Mitsubishi Denki Kabushiki Kaisha | Multi-valued logical circuit with less latch-up |
| US7469016B2 (en) | 2004-12-03 | 2008-12-23 | Panasonic Corporation | Circuit for generating ternary signal |
| JP2010226590A (en) * | 2009-03-25 | 2010-10-07 | Renesas Electronics Corp | Buffer circuit |
| US8008952B2 (en) | 2009-03-25 | 2011-08-30 | Renesas Electronics Corporation | Buffer circuit having switch circuit capable of outputing two and more different high voltage potentials |
| US8174296B2 (en) | 2009-03-25 | 2012-05-08 | Renesas Electronics Corporation | Buffer circuit having switch circuit capable of outputting two and more different high voltage potentials |
| US8373452B2 (en) | 2009-03-25 | 2013-02-12 | Renesas Electronics Corporation | Buffer circuit having switch circuit capable of outputting two and more different high voltage potentials |
| US8513984B2 (en) | 2009-03-25 | 2013-08-20 | Renesas Electronics Corporation | Buffer circuit having switch circuit capable of outputting two and more different high voltage potentials |
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|---|---|
| JP2646771B2 (en) | 1997-08-27 |
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