JPH03185857A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に関し、特に半導体装置の入力保護
回路に適用して有効な技術に関する。

［従来の技術］ 半導体基板に形成される内部回路を外部サージ電圧等の
高電圧から保護するために、入力ボンディングパッドと
内部回路のゲート入力との間に入力保護回路を配する技
術が公知である。

この入力保護回路は半導体装置の内部回路の入力段（例
えばＭＯ８回路における入力１段たるＭＯＳ　Ｆ　Ｅ、
Ｔゲート）にかかる電圧を、当該入力段の破壊耐圧以下
（ゲート絶縁膜の破壊耐圧以下）に制限するもので、例
えば保護抵抗、クランプ用ＭＯ３ＦＥＴを主な構成要素
とする。このうち保護抵抗は通常半導体基板とは逆導電
型の半導体領域にて形成され、クランプ用ＭＯＳＦＥＴ
と共働して外部サージ電圧等の発生時に生じる過大電流
を制限する。

しかし、上記入力保護回路においてはその入力部に外部
サージ電圧が直接印加されるため入力保護回路自体が当
該外部サージ電圧により破壊されるおそれがある。従っ
てその破壊耐圧を十分高くする必要がある。

このため本件出願人は先に入力保護回路の入力部のサー
ジ耐圧を高める技術を提案した。すなわち入力ボンディ
ングパッドと入力保護回路との間に外部サージ電圧発生
に起因する過大電流等、半導体素子を破壊するおもれの
あるエネルギーを入力保護回路以外の他の領域（固定電
位）に逃す手段、即ちスイッチング素子として機能する
ラテラルバイポーラトランジスタを配した半導体装置を
提案している（特開昭６１−５３７６１号）。より具体
的には上記従来技術では前記ラテラルバイポーラトラン
ジスタの作用により外部サージ電圧発生時に上記過大電
流を、バイポーラトランジスタ、該バイポーラトランジ
スタと接続される拡散層から成るガードリングを介して
チップ外周に配されるアルミ配線等の固定電位（アース
）配線層に流し、もって過大電流のエネルギーによる入
力保護回路や内部回路の破壊を防ぐようにしている。

［発明が解決しようとする課題］ しかしながら、上記従来の半導体装置は、上記過大電流
のエネルギーをチップ外周のアルミ配線を介して電気的
大容量である固定電位（アース）に放出する構成である
にも拘らず、実際には上記固定電位のみではそのエネル
ギーが吸収しきれない場合がある。この場合には、チッ
プ外周のアルミ配線に沿って過大電流の高エネルギーが
伝播して、当該アルミ配線に接続された容量の小さい他
の素子領域の内部回路を破壊する危険性がある。

特にＰ型半導体基板を用いた半導体装置において負の外
部サージ電圧が印加された場合、ラテラルトランジスタ
の電流駆動能力が発揮されず、しかも半導体基板（Ｐ型
）上に形成される上記他の素子領域（Ｎ型ウェルあるい
はｎ＋型型数散層ら成る）と基板とのＰＮ接合面が破壊
されやすくなるという不具合が生じる。

本発明は、かかる事情に鑑みてなされたもので、サージ
電圧発生に起因する過大電流を半導体基板容量を用いて
吸収緩和し、局所的な半導体素子領域の破壊を十分に回
避することを可能ならしめた半導体装置を提供すること
をその目的とする。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

本発明の半導体装置は半導体本体に形成される内部回路
と入力ボンディングパッドとの間に入力保護回路が配さ
れ、更に前記入力ボンディングパッドを前記内部回路と
は異なる部分に接続するスイッチング素子が配されるも
のにおいて、前記内部回路とは異なる部分が半導体本体
に設けられる当該半導体本体とは逆導電型の不純物領域
と、当該不純物領域と広範囲に亘ってこれと接合される
固定電位配線層とから構成されるものである。

［作用コ 上述した手段によれば、例えば半導体本体をＰ型半導体
、不純物領域をＮ型半導体にて形成すると、入力ボンデ
ィングパッドでの負の外部サージ電圧発生等により過大
電流が生じた場合、スイッチング素子を介して固定電位
配線層に流れる電流に関し、不純物領域と半導体本体と
のＰＮ接合面が順方向となり大容量である半導体本体全
体に上記外部サージ電圧等に起因する過大電流が吸収さ
れ、上記固定電位配線層に接続される他の回路素子に電
気的負荷をかけることなく上記負の電圧を緩和すること
ができる。

［実施例］ 以下本発明の半導体装置の一実施例を図面を参照して説
明する。第１図は本実施例の半導体装置の電気的等価回
路を示す図であり、図において、符号ｌは入力ボンディ
ングパッドを示し、符号３０は内部回路を示す。入力ボ
ンディングパッドｌと内部回路３０の入力段ＭＯ３ＦＥ
Ｔ　　Ｔｒ、との間には、保護抵抗Ｒｘｎとクランプ用
ＭＯ３ＦＥＴ　　Ｔ’ｒ、を主な構成要素とする入力保
護回路９が直列に接続され、更に、入力ボンディングパ
ッド１と入力保護回路９との間には、寄生ラテラルトラ
ンジスタＴｒ、と回路部１２とを主な構成要素とするサ
ブ保護回路２００が入力ボンディングパッドｌに関し入
力保護回路９と並列に接続されている。

前記入力保護回路９は、保護抵抗Ｒｘ　Ｎとクランプ用
ＭＯ３ＦＥＴ　　Ｔｒ、との働きにより入力段ＭＯ３Ｆ
ＥＴ　　Ｔｒ、に印加される電圧を、当該入力段ＭＯ３
ＦＥＴ　　Ｔｒ、のゲート絶縁膜の破壊耐圧以下に抑え
る。

一方、前記サブ保護回路２００は、前記入力保護回路９
の入力ｆＸ′；を外部サージ電圧等のｉ、：？ｉ圧ｈ）
ら保護するために設けられたものであり、詳細位後述す
るようにスイッチング素子としてのトランジスタＴｒ、
、回路部１２の働きにより、上記高電圧に起因する過大
電流等半導体素子を破壊するおそれのあるエネルギーを
例えば入力保護回路９以外の領域（固定電位）に放出す
る等高電圧を緩和する。尚、図中Ｒｗ、　、　Ｒｗ、は
後述の第３図に示す寄生ラテラルトランジスタＴｒ、を
構成するＮ−型半導体領域１８、Ｎ−型半導体領域１７
の内部抵抗を示し、Ｒｓはこれも後述するＰ型半導体基
板５の内部抵抗を示す。

前記回路部１２は上記ラテラルトランジスタＴｒ、のコ
レクタ端子を固定電位（アース）に接続するもので詳細
は後述するように半導体チップ外周に形成される、半導
体基板（Ｐ型）とは逆導電型（Ｎ＋型）のガードリング
２０と、これと全周に亘って（広い範囲に亘って）接合
するアルミ配線層２２からなり、これら回路部１２は後
述の如く更に他の内部回路４０にも接続されている。

Ｓｕｂφは入力保護回路９の近傍に形成される寄生トラ
ンジスタＴｒ、のベース電極であり、５ｕｂｌ、５ｕｂ
２．−−・−８ｕｂｎはチップ全周にわたるガードリン
グと基板により形成されるＰＮ接合の基板電位を分布数
的に示したものである。

次に上記回路構成となる半導体装置の具体例について第
２図（ａ）、（ｂ）及び第３図を用いて説明する。

ここで、第２図（ａ）は第１図に示す回路構成を有する
半導体装置の平面図、第３図は第２図（ａ）のＩＩＩ−
ＩＩＩ線に沿う縦断面図である。

前述したように本実施例においては半導体基板５はＰ型
半導体から成り、ガードリング２０はＮ１型不純物領域
から成る。ガードリング２０及びアルミ配線層２２から
成る回路部１２は第２図（ｂ）に示すように、半導体チ
ップの外周にポンディングパッド１を囲繞するように形
成されるもので当該回路部１２は第２図（ａ）、（ｂ）
に示すように内部回路３０のみならず他の内部回路４０
にも接続される。そしてガードリング２０近傍内側の各
内部回路毎に形成される入力ボンディングパッド（以下
内部回路３０に係るもののみ図示する）１より半導体チ
ップの中心側に当該入力ボンディングバッドに対応する
内部回路３０が配される。

入力ボンディングパッドｌと内部回路３０とはアルミ配
線層１４、Ｎ１型不純物領域７、アルミ配線層１５によ
って電気的に接続されている。このうちＮ’型不純物領
域７は第１図の入力保護回路９の保護抵抗Ｒｚｓとして
作用する。＃記Ｎ＋型不純物領域７には、第２図（ａ）
及び第３図に示すようにこれも入力保護回路９の一部を
成すクランプ用ＭＯ３ＦＥＴ　　Ｔｒ、が接続されてい
る。

このＭＯＳＦＥＴ　　Ｔｒ、は、Ｎ９型不純物領域７（
ドレイン領域）、Ｎ＋型不純物領域８（ソース領域）、
ゲート絶縁膜１１及びポリシリコン層１Ｉａ（ゲート電
極）より構成されている。尚、クランプ用ＭＯ３ＦＥＴ
　　Ｔｒ、のソース領域（８）とゲート電極（ｌｌａ）
とは直接接続される。

前記Ｎ＋型不純物領域７は、前記アルミ配線１４の接続
部７ａ（領域７の入力側）近傍にてサブ保護回路２００
の寄生ラテラルトランジスタＴｒ、のエミッタを構成す
るＮ−型不純物領域１８に電気的に接続されている。即
ち、寄生ラテラルトランジスタＴｒ、は、第３図に示す
ようにＮ＋型不純物領域７の下部（基板５側）に上記接
続部７ａを覆うように形成されたＮ−不純物領域１８に
よってエミッタ端子が構成され、一方、コレクタ端子が
ガードリング２０の一部を成すＮ＋型不純物領域１９の
下部（基板５４１１りに形成されたＮ−不純物領域１７
にて構成される。尚、ラテラルトランジスタＴｒ、にお
いては半導体基板５がベース端子となる。

これらラテラルトランジスタＴｒ、を構成するＮ−型不
純物領域１７．１８は、ベース幅に相当する所定の距離
りをおいて平行に対向し、対向するその長さＷは、ラテ
ラルトランジスタＴｒ、の動作時の電流集中を避けるた
めに必要な所定の長さに設定される（第２図（ａ））。

このラテラルトランジスタ（ＮＰＮ型トランジスタ）Ｔ
ｒ、はＮ型領域を形成するＮ−型不純物領域１７．１８
の不純物濃度が低いためバンチスルー電圧が高くなって
いる。

上記Ｎ−型不純物領域１８は、一方で領域７ａの近傍の
ＰＮ接合の降伏電圧を向上させる作用を有する。即ち、
Ｎ−型不純物領域１８は前述の如くＮＩ型不純物領域７
の領域７ａ近傍（アルミ配線１４に電圧が印加されたと
き電圧降下が小さい領域、換言すれば半導体基板５とＮ
＋型不純物領域７どの電位差が大きくなる部分）を囲ん
でおり、これにより外部サージ電圧が発生しても当該領
域７ａ近傍が、電流集中により破壊されることがなくな
る。このとき、領域７ａ近傍におけるＰＮ接合の降伏電
圧は１００Ｖ近くまで向上する。

次に回路部１２の具体的な構成について第３図を用いて
説明する。ガードリング２０は、他の不純物領域７，８
をも全般的に覆っている層間絶縁膜１３によって覆われ
ている。この眉間絶縁膜１３には、コンタクトホール１
３ａが設けられており、ガードリング２０は該コンタク
トホール１３ａを介して絶縁膜１３上層に形成されるア
ルミ配線層２２と全周に亘って接合されている。従って
、上記ガードリング２０が配される半導体チップ外周全
般に亘って、ガードリング２０（Ｎ＋型）と半導体基板
５　（Ｐ型）とにより実質的にＰＮ接合ダイオードが形
成されることになる。当該ダイオードのＰＮ接合はアル
ミ配線層２２に基板５に対して負の電圧が印加されたと
きに順方向となる。

前記アルミ配線層２２は固定電圧電源（例えばアース）
と接続されるとともに、該配線層２２を覆うリンシリケ
ートガラス等からなる層間絶縁膜１６に配されるスルー
ホール１６ａを介して上層のアルミ配線層２３と電気的
に接続される。この結果、ガードリング２０と接合する
アルミ配線層２２の抵抗値は見かけ上小さくなり、サー
ジ電圧発生時の過大電流が固定電位に流れ易くなる。

尚、第３図において、符号２１は窒化シリコン膜からな
る最終保護膜である。

次に上記構成の入力保護回路９及びサブ保護回路２００
の基本動作について説明する。

入力ボンディングパッド１に正の外部サージ電圧が発生
（高電圧が印加）した場合、まずクランプ用ＭＯ８ＦＥ
Ｔ　　Ｔｒ、の表面降伏が生じ、その後更に印加電圧が
上昇する０次いで拡散層（Ｎ１型不純物領域７）のなだ
れ降伏が生じる。この結果Ｎ＋型不純物領域７近傍の基
板電圧が上昇して寄生ラテラルトランジスタＴｒ、のベ
ース電圧が高くなり、当該トランジスタＴｒ、が起動す
る。

この寄生ラテラルトランジスタＴｒ、の動作は電流駆動
能力が大であり、印加電圧の値は急激に減衰し、外部サ
ージ電圧の発生に起因する内部回路の破壊が回避される
。

一方、入力ボンディングパッドｌに負の外部サージ電圧
が発生した場合、領域７ａ近傍のＮ−型不純物領域１８
とＰ型半導体基板５とのＰＮ接合は順方向となり近傍の
Ｐ型半導体基板が負の高電圧になる。該高電圧は一般的
に最寄りのＮ＋不純物拡散層からの電流の流れによって
緩和される。

従ってこの場合領域１７から領域１８に電流が流れるこ
ととなって実質的に寄生ラテラルトランジスタＴｒ、が
逆方向に起動し、半導体領域７ａに発生した負の電荷は
Ｎ＋型不純物領域１９を介してアルミ配線層２２側に伝
播する。このときアルミ配線層２２下側の、ガードリン
グ２０と半導体基板５とのＰＮ接合は順方向となり、従
って上記負の電荷はアルミ配線層２２上に瞬時に伝わっ
た後に半導体基板５の電気的大容量によりに吸収され（
即ち、第１図の回路１２内のダイオードを介して基板５
に吸収され）負の電圧が緩和される。

上記２つのメカニズムにより、例えば５ＴＡＣＫ法によ
り正、負の高電圧が印加された場合や高いサージ電圧が
発生した場合でも印加電圧が十分緩和され当該高電圧に
起因した過大電流が半導体装置の容量の小さい特定の素
子領域（例えば第２図（ａ）、（ｂ）に示す内部回路４
０）に集中することがなくなり、静電破壊のおそれがな
くなる。

本発明を静電破壊耐圧５００Ｖの従来の回路構成の半導
体装置に適用したところ、破壊耐圧は１３００Ｖと著し
く改善したことが実験により確認された。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、本実施例においてはアルミ配線層２２をガード
リング２０とその全周に亘って接合するようにしたが、
これに限ることなく、負の外部サージ電圧発生によって
生じた過大電流のエネルギーが半導体基板５に十分吸収
される程度の長さ（広範囲）でガードリング２０とアル
ミ配線層２２とを接合するだけでも良い。又、上記ガー
ドリング２０とアルミ配線層２２との接合を連続的に行
なわずとも、例えば所定間隔をおいて断続的に両者を接
合するようにしても良い、要は、アルミ配線層２２に接
続される他の内部回路に負荷をかけない程度にガードリ
ング２０とアルミ配線層２２とが接合されていれば良い
。

又、上記実施例では半導体基板５をＰ型としているが、
Ｎ型とした場合にも本発明は同様に適用可能であり、そ
の場合には各不純物領域を上記実施例の導電型の逆導電
型にすればよい。

又、上記実施例ではチップ外周に形成されるガードリン
グについて説明したが、チップ内部（例えばチップ中央
部）に十字形あるいは格子状に形成されたガードリング
の場合についても同様に適用可能である。

［ｉ明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

即ち、半導体本体に形成される内部回路と入力ボンディ
ングパッドとの間に入力保護回路が配されると共に前記
入力ボンディングパッドを前記内部回路とは異なる部分
に接続するスイッチング素子が配される半導体装置にお
いて、前記内部回路とは異なる部分が半導体本体に設け
られる半導体本体とは逆導電型の不純物領域と当該不純
物領域と広範囲に亘ってこれと接合される固定電位配線
層とからなるようにされているので、入力保護回路のサ
ージ耐圧が著しく上昇し外部サージ電圧等の正又は負の
高電圧が発生した場合であっても静電破壊を回避するこ
とが可能となり、半導体装置の製品価値が向上する。

【図面の簡単な説明】

第１図は本実施例の半導体装置の電気的等価回路を示す
図、 第２図（ａ）は本実施例の半導体装置の要部を詳細に示
す平面図、 第２図（ｂ）は第２図（ａ）に示す回路部１２と入力ボ
ンディングパッド１と内部回路３０，４０との位置関係
を示す半導体装置の平面図、第３図は第２図の■−■線
に沿う縦断面図である。 ｌ・・・・入力ボンディングパッド、９・・・・入力保
護回路、７，８．１９・・・・Ｎ＋型不純物領域、１２
・・・・回路部、２０・・・・ガードリング、２２゜２
３・・・・アルミ配線層、３０．４０・・・・内部回路
、２００・・・・サブ保護回路、ＲＩＮ・・・・保護抵
抗、Ｔｒｌ・・・寄生ラテラルトランジスタ。

Claims (1)

1. 【特許請求の範囲】 １、半導体本体に形成される内部回路と入力ボンディン
   グパッドとの間に入力保護回路が配されると共に前記入
   力ボンディングパッドを前記内部回路とは異なる部分に
   接続するスイッチング素子が配される半導体装置におい
   て、前記内部回路とは異なる部分は、半導体本体に設け
   られる当該半導体本体とは逆導電型の不純物領域と当該
   不純物領域と広範囲に亘ってこれと接合される固定電位
   配線層とからなることを特徴とする半導体装置。 ２、前記不純物領域は半導体チップ外周に前記入力ボン
   ディングパッドを囲繞するように配され、前記固定電位
   配線層は当該不純物領域と全周に亘って接合されている
   ことを特徴とする請求項１記載の半導体装置。 ３、前記半導体本体と逆導電型で、前記入力保護回路の
   内部抵抗として作用する高濃度不純物理領域が前記半導
   体本体に形成され、当該高濃度不純物領域を通じて前記
   内部回路と前記入力ボンディングパッドとが電気的に接
   続され、前記スイッチング素子は互いに所定距離隔てて
   設けられた一対の不純物領域を含んでなり、その一方の
   不純物領域は前記高濃度不純物領域の入力側に連設され
   ると共に他方の不純物領域は前記内部回路とは異なる部
   分を成す前記不純物領域に連設されていることを特徴と
   する請求項１又は２記載の半導体装置。