JPH03180058A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、例えば異なる電源電圧を
使用する複数種のＭＯＳトランジスタが混在するＬＳＩ
に適用して好適なものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, for example, an LSI in which multiple types of MOS transistors using different power supply voltages coexist.
It is suitable for application to.
本発明は、ゲート電極の側壁にサイドウオールスペーサ
が形成されたＭＯＳトランジスタを有する半導体装置に
おいて、サイドウオールスペーサの幅が異なる複数種の
ＭＯ３Ｉ−ランジスタが混在する。これによって、電源
電圧などが異なる複数種のＭＯＳトランジスタの構造の
最適化を図ることができる。The present invention is a semiconductor device having a MOS transistor in which a sidewall spacer is formed on the sidewall of a gate electrode, in which a plurality of types of MO3I-transistors having different sidewall spacer widths coexist. This makes it possible to optimize the structures of multiple types of MOS transistors having different power supply voltages.
設計ルールが例えばハーフミクロンのＭＯＳＬＳＩにお
いては、電源電圧などが異なる２種類以上のＭＯＳトラ
ンジスタが混在する。これらのＭＯＳトランジスタの最
適構造は、使用する電源電圧など、その使用条件によっ
て異なる。In a MOSLSI with a design rule of half micron, for example, two or more types of MOS transistors with different power supply voltages and the like coexist. The optimal structure of these MOS transistors differs depending on the conditions of use, such as the power supply voltage used.
ところで、近年の高集積のＭＯＳＬＳＩにおいては、Ｌ
Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）構造のＭＯＳトランジスタが用いられている。このＬ
ＤＤ構造のＭＯＳトランジスタにおいては、ゲート電極
の側壁にサイドウオールスペーサが形成され、このサイ
ドウオールスペーサの下側の半導体基板中に低不純物濃
度領域から成る電界緩和層が形成される。この電界緩和
層の幅は、一般的に電源電圧が高いほど広くする必要が
ある。By the way, in recent highly integrated MOSLSIs, L
D D (Lightly Doped Drain
) structure is used. This L
In a DD structure MOS transistor, a sidewall spacer is formed on the sidewall of the gate electrode, and an electric field relaxation layer consisting of a low impurity concentration region is formed in the semiconductor substrate below the sidewall spacer. Generally, the width of this electric field relaxation layer needs to be increased as the power supply voltage becomes higher.
しかし、本発明者の知見によれば、従来、上述のような
電源電圧などが異なる複数種のＭＯＳトランジスタが混
在するＭＯ３ＬＳＩにおいてＭＯＳトランジスタがＬＤ
Ｄ構造である場合には、これらの複数種のＬＤＤ構造の
ＭＯＳトランジスタのサイドウオールスペーサの幅は同
一であり、従ってこのサイドウオールスペーサの下側に
形成される電界緩和層の幅も同一であった。このため、
これらの複数種のＬＤＤ構造のＭＯＳトランジスタは各
種類毎に最適化された構造とはなっていなかった。However, according to the findings of the present inventor, conventionally, in MO3LSI in which multiple types of MOS transistors with different power supply voltages as described above coexist, the MOS transistor is
In the case of the D structure, the widths of the sidewall spacers of the MOS transistors having the plurality of types of LDD structures are the same, and therefore the widths of the electric field relaxation layers formed under the sidewall spacers are also the same. Ta. For this reason,
These multiple types of MOS transistors with LDD structures do not have structures optimized for each type.
従って本発明の目的は、電源電圧などが異なる複数種の
ＭＯＳトランジスタの構造の最適化を図ることができる
半導体装置を提供することにある。Therefore, an object of the present invention is to provide a semiconductor device that can optimize the structure of multiple types of MOS transistors having different power supply voltages.
上記目的を達成するために、本発明は、ゲート電極の側
壁にサイドウオールスペーサが形成されたＭＯ３Ｉ−ラ
ンジスタを有する半導体装置において、サイドウオール
スペーサ（７，８）の幅が異なる複数種のＭＯＳトラン
ジスタ（Ｑ、、Ｑ、）が混在する。In order to achieve the above object, the present invention provides a semiconductor device having an MO3I-transistor in which a sidewall spacer is formed on the sidewall of a gate electrode, in which a plurality of types of MOS transistors having different widths of sidewall spacers (7, 8) are provided. (Q,,Q,) are mixed.
ここで、サイドウオールスペーサ（７，８）の幅は、Ｍ
ＯＳトランジスタの使用条件などに応じて決められ、−
船釣には使用する電源電圧が高いほど広く選ばれる。Here, the width of the side wall spacers (7, 8) is M
It is determined according to the operating conditions of the OS transistor, and -
For boat fishing, the higher the power supply voltage used, the more widely chosen.
上述のように構成された本発明の半導体装置によれば、
使用する電源電圧などに応じてサイドウオールスペーサ
（７，８）の幅を設定することにより、電源電圧などが
異なる複数種のＭＯ３Ｉ−ランジスタの構造の最適化を
図ることができる。According to the semiconductor device of the present invention configured as described above,
By setting the width of the sidewall spacers (7, 8) according to the power supply voltage to be used, it is possible to optimize the structure of multiple types of MO3I-transistors having different power supply voltages.
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、本発明をＭＯ３ＬＳＩに適用し
た実施例である。An embodiment of the present invention will be described below with reference to the drawings. This example is an example in which the present invention is applied to MO3LSI.
第１図は本発明の一実施例によるＭＯ３ＬＳＩを示す。FIG. 1 shows a MO3LSI according to an embodiment of the present invention.
第１図に示すように、この実施例によるＭＯ３ＬＳＩに
おいては、例えばｐ型シリコン（Ｓｔ）基板１の表面に
フィールド５ｉＯ１膜２が選択的に形成され、これによ
って素子間分離が行われている。As shown in FIG. 1, in the MO3LSI according to this embodiment, a field 5iO1 film 2 is selectively formed on the surface of, for example, a p-type silicon (St) substrate 1, thereby providing isolation between elements.
このフィールド５ｉＯ１膜２で囲まれた活性領域の表面
にはゲー）Ｓｉｎｇ膜３が形成されている。符号４．５
はゲート電極を示す、これらのゲート電極４，５は、例
えばリン（Ｐ）のような不純物がドープされた多結晶Ｓ
ｔ膜や、この不純物がドープされた多結晶Ｓｉ膜上に例
えばタングステンシリサイド（ＷＳｉｚ ）膜のような
高融点金属シリサイド膜を重ねたポリサイド膜などによ
り形成される。A Sing film 3 is formed on the surface of the active region surrounded by the field 5iO1 film 2. code 4.5
denotes a gate electrode. These gate electrodes 4 and 5 are made of polycrystalline S doped with an impurity such as phosphorus (P).
It is formed of a T film or a polycide film in which a high melting point metal silicide film such as a tungsten silicide (WSiz) film is overlaid on a polycrystalline Si film doped with impurities.
この場合、ゲート電極５の上には、このゲート電極５と
同一平面形状を有するＳｔ Ｏｚ １１１６が形成され
ている。符号７．８は例えばＳｉｎｇから威るサイドウ
オールスペーサを示す。In this case, St Oz 1116 having the same planar shape as the gate electrode 5 is formed on the gate electrode 5 . Reference numeral 7.8 indicates a side wall spacer, for example from Sing.
一方、ｐ型Ｓｉ基板１中には、ゲート電極４に対して自
己整合的に例えばｎ１型のソース領域９及びドレイン領
域１０が形成されているとともに、ゲート電極５に対し
て自己整合的に例えばｎ°型のソース領域１１及びドレ
イン領域１２が形成されている。この場合、これらのソ
ース領域９．１１及びドレイン領域１０．１２には、サ
イドウオールスペーサ７．８の下側の部分に例えばｎ−
型の低不純物濃度部９ａ、ｌｌａ、１０ａ、１２ａが形
成されている。そして、これらのゲート電極４、ソース
領域９及びドレイン領域１０によりＬＤＤ構造のｎチャ
ネルＭＯ３Ｉ−ランジスタＱ、が形成されているととも
に、ゲート電極５、ソース領域１１及びドレイン領域１
２によりＬＤＤ構造のｎチャネルＭＯ３トランジスタＱ
２が形成されている。On the other hand, in the p-type Si substrate 1, for example, an n1 type source region 9 and a drain region 10 are formed in self-alignment with respect to the gate electrode 4, and in addition, for example, in self-alignment with respect to the gate electrode 5. An n° type source region 11 and drain region 12 are formed. In this case, these source regions 9.11 and drain regions 10.12 have, for example, n-
Low impurity concentration portions 9a, lla, 10a, and 12a of the mold are formed. The gate electrode 4, the source region 9, and the drain region 10 form an n-channel MO3I-transistor Q having an LDD structure, and the gate electrode 5, the source region 11, and the drain region 1
2, LDD structure n-channel MO3 transistor Q
2 is formed.
この実施例においては、ｎチャネルＭＯ３）−７ンジス
タＱ、は低い電源電圧（例えば、３．３Ｖ）を使用し、
ｎチャネルＭＯ３トランジスタＱ２はより高い電源電圧
（例えば、５Ｖ）を使用する。In this example, the n-channel MO3)-7 transistor Q uses a low supply voltage (e.g. 3.3V),
N-channel MO3 transistor Q2 uses a higher supply voltage (eg, 5V).
これに対応して、ｎチャネルＭＯ３トランジスタＱ！の
サイドウオールスペーサ８の幅は、ｎチャネルＭＯ３ト
ランジスタＱ、のサイドウオールスペーサ７の幅よりも
大きくなっている。そして、ｎチャネルＭＯＳトランジ
スタＱ２の電界緩和層、すなわち低不純物濃度部ＩＬａ
、１２ａの幅は、ｎチャネルＭＯＳトランジスタＱ、の
電界緩和層、すなわち低不純物濃度部９ａ、１０ａの幅
よりも大きくなっている。Correspondingly, the n-channel MO3 transistor Q! The width of the sidewall spacer 8 of is larger than the width of the sidewall spacer 7 of the n-channel MO3 transistor Q. Then, the electric field relaxation layer of the n-channel MOS transistor Q2, that is, the low impurity concentration region ILa
, 12a are larger than the widths of the electric field relaxation layers of the n-channel MOS transistor Q, that is, the low impurity concentration regions 9a and 10a.
次に、上述のように構成されたこの実施例によるＭＯ３
ＬＳＩの製造方法の一例を第２図Ａ〜第２図Ｅを参照し
ながら説明する。Next, MO3 according to this embodiment configured as described above
An example of a method for manufacturing an LSI will be described with reference to FIGS. 2A to 2E.
第２図Ａに示すように、まずｐ型Ｓｉ基板ｌの表面を選
択的に熱酸化することによりフィールドＳｔＯ□膜２を
形成して素子間分離を行った後、このフィールドＳｉｎ
、膜２で囲まれた活性領域の表面に熱酸化法によりゲー
）Ｓｉｎｇ膜３を形成する。As shown in FIG. 2A, first, a field StO□ film 2 is formed by selectively thermally oxidizing the surface of a p-type Si substrate l to perform element isolation.
Then, a Ga) Sing film 3 is formed on the surface of the active region surrounded by the film 2 by thermal oxidation.
次に、例えばＣＶＤ法により全面に多結晶Ｓｉ膜１３を
形成した後、この多結晶Ｓｉ膜１３に例えばＰのような
不純物をイオン注入法などによりドープして低抵抗化す
る。ゲート電極４．５の材料としてポリサイド膜を用い
る場合には、この不純物がドープされた多結晶Ｓｉ膜の
上にさらに高融点金属シリサイド膜を形成する。Next, after forming a polycrystalline Si film 13 over the entire surface by, for example, CVD, the polycrystalline Si film 13 is doped with an impurity such as P by ion implantation or the like to lower its resistance. When a polycide film is used as the material for the gate electrode 4.5, a refractory metal silicide film is further formed on this impurity-doped polycrystalline Si film.
次に、第２図Ｂに示すように、例えばＣＶＤ法により全
面にＳｉｎｇ膜６を形成した後、このＳｉｎｇ膜６上に
リソグラフィーにより所定形状のレジストパターン１４
を形成する。ここで、この５ｉｆ２膜６の膜厚は、形成
すべきサイドウオールスペーサ８の幅に応じて決められ
る。Next, as shown in FIG. 2B, after forming a Sing film 6 on the entire surface by, for example, CVD, a resist pattern 14 of a predetermined shape is formed on this Sing film 6 by lithography.
form. Here, the thickness of the 5if2 film 6 is determined depending on the width of the sidewall spacer 8 to be formed.
次に、このレジストパターン１４をマスクとして５ｉＯ
ｚ膜６をエツチングする。これによって、ｎチャネルＭ
ＯＳトランジスタＱ１が形成される部分の５ｉＯｔ膜６
が除去される。この後、レジストパターン１４を除去す
る。Next, using this resist pattern 14 as a mask, 5iO
The Z film 6 is etched. This allows n-channel M
5iOt film 6 in the part where the OS transistor Q1 is formed
is removed. After this, the resist pattern 14 is removed.
次に、第２図Ｃに示すように、５ｉＯｚ膜６及び多結晶
Ｓｉ膜１３上にリソグラフィーにより所定形状のレジス
トパターン１５を形成する。Next, as shown in FIG. 2C, a resist pattern 15 having a predetermined shape is formed on the 5iOz film 6 and the polycrystalline Si film 13 by lithography.
次に、このレジストパターン１５をマスクとしてＳｉＯ
２膜６及び多結晶Ｓｉ膜１３をエツチングした後、この
レジストパターン１５を除去する。これによって、第２
図りに示すように、ゲート電極４．５が形成されるとと
もに、ゲート電極５の上にこのゲート電極５と同一形状
にＳｉｎｇ膜６が残される。この後、これらのゲート電
極４，５をマスクとしてｐ型Ｓｉ基板１中に例えばＰの
ようなｎ型不純物を低濃度にイオン注入して例えばｎ−
型の半導体領域１６．１７，１８．１９を形成する。Next, using this resist pattern 15 as a mask, SiO
After etching the second film 6 and the polycrystalline Si film 13, this resist pattern 15 is removed. This allows the second
As shown in the figure, a gate electrode 4.5 is formed, and a Sing film 6 is left on the gate electrode 5 in the same shape as the gate electrode 5. Thereafter, using these gate electrodes 4 and 5 as masks, an n-type impurity such as P is ion-implanted into the p-type Si substrate 1 at a low concentration, for example, n-
Type semiconductor regions 16, 17 and 18, 19 are formed.
次に、第２図Ｅに示すように、例えばＣＶＤ法により全
面に例えばＳｉｎｇ膜２０膜形０する。Next, as shown in FIG. 2E, for example, 20 Sing films are formed over the entire surface by, for example, the CVD method.
次に、このＳｔｏｗ膜２０を例えば反応性イオンエツチ
ング（ＲＩＥ）法により基板表面と垂直方向に異方性エ
ツチングして、第１図に示すようにゲート電極４．５の
側壁に５ｉＯｚから成るサイドウオールスペーサ７．８
を形成する。この場合、Ｓｉｎ、膜６の膜厚計だけゲー
ト電極５による段差が実質的に大きくなっていることか
ら、これらのゲート電極５及びＳｉｎ、膜６の側壁に形
成されたサイドウオールスペーサ８の幅は、ゲート電極
４の側壁に形成されたサイドウオールスペーサ７の幅よ
りも大きくなる。次に、これらのサイドウオールスペー
サ７．８及びゲート電極４．５をマスクとしてｐ型Ｓｉ
基板１中に例えばヒ素（Ａｓ）のようなｎ型不純物を高
濃度にイオン注入する。これによって、ｎ１型のソース
領域９及びドレイン領域１０がゲート電極４に対して自
己整合的に形成されるとともに、ｎ９型のソース領域１
１及びドレイン領域１２がゲート電極５に対して自己整
合的に形成される。この場合、先に形成された半導体領
域１６．１７，１８．１９により、低不純物濃度部９ａ
、１０ａ、ｌｌａ、１２ａが形成される。このようにし
て、第１図に示すように、目的とするＭＯ３ＬＳＩが完
成される。Next, this Stow film 20 is anisotropically etched in a direction perpendicular to the substrate surface by, for example, reactive ion etching (RIE) to form a sidewall made of 5 iOz on the sidewall of the gate electrode 4.5, as shown in FIG. wall spacer 7.8
form. In this case, since the step caused by the gate electrode 5 is substantially larger by the thickness of the Sin film 6, the width of the side wall spacer 8 formed on the side wall of the gate electrode 5 and the Sin film 6 is is larger than the width of the sidewall spacer 7 formed on the sidewall of the gate electrode 4. Next, using these sidewall spacers 7.8 and gate electrodes 4.5 as masks, p-type Si
An n-type impurity such as arsenic (As) is ion-implanted into the substrate 1 at a high concentration. As a result, the n1 type source region 9 and drain region 10 are formed in a self-aligned manner with respect to the gate electrode 4, and the n9 type source region 1
1 and a drain region 12 are formed in a self-aligned manner with respect to the gate electrode 5. In this case, the previously formed semiconductor regions 16.17 and 18.19 create a low impurity concentration region 9a.
, 10a, lla, and 12a are formed. In this way, the desired MO3LSI is completed as shown in FIG.
以上のように、この実施例によれば、異なる電源電圧を
使用する２種類のＬＤＤ構造のｎチャネルＭＯ３トラン
ジスタＱ、、Ｑ、がｐ型Ｓｉ基板１上に混在するＭＯ３
ＬＳＩにおいて、高い電源電圧を使用するｎチャネルＭ
ＯＳトランジスタＱ２のサイドウオールスペーサ８の幅
、従ってこのサイドウオールスペーサ８の下側に形成さ
れる低不純物濃度部１１ａ、１２ａの幅は、低い電源電
圧を使用するｎチャネルＭＯＳトランジスタＱ１のサイ
ドウオールスペーサ７の幅、従ってこのサイドウオール
スペーサ７の下側に形成される低不純物濃度部９ａ、１
０ａの幅に比べて大きくなっている。これによって、高
い電源電圧を使用するｎチャネルＭＯ３トランジスタＱ
２も低い電源電圧を使用するｎチャネルＭＯ３トランジ
スタＱ、もその構造は最適化される。As described above, according to this embodiment, two types of n-channel MO3 transistors Q, , Q, of LDD structure using different power supply voltages are mixed on the p-type Si substrate 1.
In LSI, n-channel M that uses high power supply voltage
The width of the sidewall spacer 8 of the OS transistor Q2, and therefore the width of the low impurity concentration regions 11a and 12a formed under the sidewall spacer 8, is the same as that of the sidewall spacer of the n-channel MOS transistor Q1 using a low power supply voltage. 7, and therefore the low impurity concentration portions 9a and 1 formed under the sidewall spacer 7.
It is larger than the width of 0a. This allows the n-channel MO3 transistor Q to use a high supply voltage.
2. The structure of the n-channel MO3 transistor Q, which uses a lower power supply voltage, is also optimized.
また、この実施例によれば、ＬＤＤ構造のｎチャネルＭ
Ｏ３トランジスタの標準的な製造工程にＳｉＯ２膜６を
形成するためのＣＶＤ工程とこの５ｉｏｔ膜６のパター
ンニングのためのリソグラフィー工程及びエツチング工
程とを付加するだけで、互いに幅が異なるサイドウオー
ルスペーサ７．８を同時にしかも簡単に形成することが
できる。Further, according to this embodiment, the n-channel M of the LDD structure
By simply adding a CVD process for forming the SiO2 film 6 and a lithography process and etching process for patterning this 5iot film 6 to the standard manufacturing process of an O3 transistor, sidewall spacers 7 having different widths can be formed. .8 can be formed simultaneously and easily.
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-described embodiments, and various modifications can be made based on the technical idea of the present invention.
例えば、上述の実施例においては、サイドウオールスペ
ーサ７．８の材料として５４０ｇ膜を用いたが、５ｉＯ
ｚ＃以外の材料を用いることも可能である。同様に、Ｓ
ｉｎｇ膜６の代わりに他の材料を用いることも可能であ
る。For example, in the above embodiment, a 540g film was used as the material for the sidewall spacer 7.8, but 5iO
It is also possible to use materials other than z#. Similarly, S
It is also possible to use other materials instead of the ing film 6.
また、上述の実施例においては、サイドウオールスペー
サの幅が異なる２種類のｎチャネルＭＯＳトランジスタ
が混在する場合について説明したが、サイドウオールス
ペーサの幅が異なる３種類以上のれチャネルＭＯ３Ｉ−
ランジスタが混在してもよいことは言うまでもない。Furthermore, in the above embodiment, the case where two types of n-channel MOS transistors with different widths of sidewall spacers coexist was described, but three or more types of n-channel MOS transistors with different widths of sidewall spacers coexist.
It goes without saying that transistors may be used together.
また、上述の実施例においては、ｎチャネルＭＯＳトラ
ンジスタを用いているが、本発明は、ｐチャネルＭＯＳ
トランジスタを用いた場合にも適用することが可能であ
る。さらに、上述の実施例においては、本発明をＭＯ３
ＬＳＩに適用した場合について説明したが、本発明は、
例えばバイポーラ−ＣＭＯ３ＬＳＩなどにも適用するこ
とが可能である。Further, in the above embodiment, an n-channel MOS transistor is used, but the present invention uses a p-channel MOS transistor.
The present invention can also be applied to a case where a transistor is used. Furthermore, in the embodiments described above, the present invention is applied to MO3
Although the case where it is applied to LSI has been described, the present invention has the following features.
For example, it can also be applied to bipolar-CMO3LSI.
〔発明の効果］
以上述べたように、本発明によれば、サイドウオールス
ペーサの幅が異なる複数種のＭＯＳトランジスタが混在
するので、使用する電源電圧などに応じてサイドウオー
ルスペーサの幅を設定することにより、電源電圧などが
異なる複数種のＭＯＳトランジスタの構造の最適化を図
ることができる。[Effects of the Invention] As described above, according to the present invention, since multiple types of MOS transistors with different sidewall spacer widths coexist, the width of the sidewall spacer is set according to the power supply voltage to be used, etc. By doing so, it is possible to optimize the structures of multiple types of MOS transistors having different power supply voltages.
第１図は本発明の一実施例によるＭＯ３ＬＳＩを示す断
面図、第２図Ａ〜第２図Ｅは本発明の一実施例によるＭ
Ｏ３ＬＳＩの製造方法の一例を工程順に説明するための
断面図である。
図面における主要な符号の説明
ｌ：Ｐ型Ｓｔ基板、 ２：フィールドＳｉ０ｇ膜、３ニ
ゲ−）ＳｉＯｘ膜、 ４．５：ゲート電極、５：ＳｉＯ
２膜、 ７．８：サイドウオールスペーサ、 ９，
１１：ソース領域、 １０，１２ニドレイン領域、
Ｑ、、Ｑ、：ｎチャネルＭＯＳトランジスタ。FIG. 1 is a sectional view showing an MO3LSI according to an embodiment of the present invention, and FIGS. 2A to 2E are M
FIG. 3 is a cross-sectional view for explaining an example of a method for manufacturing an O3LSI in the order of steps. Explanation of main symbols in the drawings 1: P-type St substrate, 2: Field Si0g film, 3) SiOx film, 4.5: Gate electrode, 5: SiO
2 membrane, 7.8: Side wall spacer, 9,
11: Source region, 10, 12 Nidrain region,
Q, ,Q,: n-channel MOS transistor.
Claims (1)
たＭＯＳトランジスタを有する半導体装置において、 上記サイドウォールスペーサの幅が異なる複数種のＭＯ
Ｓトランジスタが混在することを特徴とする半導体装置
。[Claims] In a semiconductor device having a MOS transistor in which a sidewall spacer is formed on the sidewall of a gate electrode, a plurality of types of MOS transistors having different widths of the sidewall spacer are provided.
A semiconductor device characterized by a mixture of S transistors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319737A JPH03180058A (en) | 1989-12-08 | 1989-12-08 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319737A JPH03180058A (en) | 1989-12-08 | 1989-12-08 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03180058A true JPH03180058A (en) | 1991-08-06 |
Family
ID=18113617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1319737A Pending JPH03180058A (en) | 1989-12-08 | 1989-12-08 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03180058A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5620905A (en) * | 1993-10-20 | 1997-04-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating thin film semiconductor integrated circuit |
| US6222238B1 (en) * | 1994-05-06 | 2001-04-24 | Vlsi Technology, Inc. | Low voltage CMOS process and device with individually adjustable LDD spacers |
| FR2816109A1 (en) * | 2000-10-31 | 2002-05-03 | Mitsubishi Electric Corp | ISOLATED GRID TRANSISTOR INTEGRATED CIRCUIT AND METHOD OF MANUFACTURE |
| US6806584B2 (en) * | 2002-10-21 | 2004-10-19 | International Business Machines Corporation | Semiconductor device structure including multiple fets having different spacer widths |
-
1989
- 1989-12-08 JP JP1319737A patent/JPH03180058A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5620905A (en) * | 1993-10-20 | 1997-04-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating thin film semiconductor integrated circuit |
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| FR2816109A1 (en) * | 2000-10-31 | 2002-05-03 | Mitsubishi Electric Corp | ISOLATED GRID TRANSISTOR INTEGRATED CIRCUIT AND METHOD OF MANUFACTURE |
| US6806584B2 (en) * | 2002-10-21 | 2004-10-19 | International Business Machines Corporation | Semiconductor device structure including multiple fets having different spacer widths |
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