JPH03179751A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ヘテロ接合を用いた半導体装置の製造方法に
係り、特に寄生抵抗の小さい電界効果トランジスタに好
適な■−■族化合物半導体から成る半導体装置の製造方
法に関する。

〔従来の技術〕

従来、ｍ−ｖ族化合物半導体として良く知られたＡ　Ｑ
　ＧａＡｓ／　Ｇ　ａ　Ａ　ｓ　ヘテロ構造ＦＥＴにお
いてバンド不連続によるコンタクト抵抗を低減するため
、ＭＢＨによる結晶成長時にＧ　ａ　Ａ　ｓ層と接する
ＡＱＧａＡｓ層の組成をグレーディト（Ｇｒａｄｅｄ）
にする構造が用いられている。なお、この種のグレーデ
ィト構造に関するものには、例えば第４８回応用物理学
会学術講演会予稿集１７ｐ−ＺＦ　−８，１９８７年が
挙げられる。

また、イオン打込等でヘテロ界面を無秩序化する技術も
例えば、応用物理学会誌　第２５巻、第５号、第Ｌ３８
５〜Ｌ３８７頁、１９８６年（Ｊａｐａｎｅｓｅ　Ｊｏ
ｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｙｓｉｃｓ　Ｖ
ｏ　Ｑ　。

２５、Ｎα５ｔｐｐＬ３８５〜Ｌ３８７（１９８６））
に最近報告されている。

特に、Ａ　Ｑ　ｘＧａｘ−ｘＡｓ／　Ｇ　ａ　Ａ　ｓヘ
テロ接合界面に形成される二次元状担体（Ｔｗｏ　Ｄｉ
ｍｅｎｓｉｏｎａｌＣａｒｒｉｅｒ）にオーミックをと
る技術として、選択的ＡＱ組成の無秩序化を利用し、電
界効果型トランジスタ（ＦＥＴ）において、極端に微細
なマスク合せを用いることなく、ソースゲート抵抗Ｒｓ
ｇを低減できる構造、あるいは２次元状担体をベースに
用いたパイボートランジスタ（２ＤＥＧ　　ＨＢＴ）で
は、ベース抵抗ｒｂ−を低減できる構造がある（特開昭
６３−１８７６６７号）。

上記従来例の如く、ヘテロ接合デバイスには、ウェーハ
面内で、ヘテロ接合界面が急峻な所と無秩序化されてい
る所を選択的に形成することが要求される。

〔発明が解決しようとする課題〕

上記従来技術は、Ｍ　Ｂ　Ｅ　（Ｍｏｌｅｃｕｌａｒ　
ＢｅａｍＥｐｉｔａｘｙ　を分子線エピタキシの略）に
よりＡ　Ｑ　ＧａＡｓのグレーディト構造を作製するが
、この方法ではＡＱセルの温度を変化させることにより
ＡＱ組成を傾斜させるため同時に成長速度も変化し、膜
厚に制御が極めて困難である。また、面内で選択的に無
秩序化させることは不可能である。

ＭＢＥと並ぶエピタキシ技術　ＭＯＣＶＤ（Ｍｅｔａｌ
　　Ｏｒｇａｎｉｃ　　Ｃｈｅｍｉｃａｌ　　Ｖａｐｏ
ｒ　　Ｄｅｐｏｓｉｔｉｏｎ、　　有機金属気相化学堆
積の略）にてもＡｌ２ＧａＡｓのグレーディト構造を作
製できるが、ＡＱ組成を傾斜させる際、成長速度も変化
するため、膜厚の制御が極めて困難である。

また、イオン打込みによりヘテロ界面を無秩序化するこ
とによりグレーディト層を形成する方法では、深さ方向
に必要な領域のみを選択的にグレーディト層とすること
ができず、目的領域外にまで打込イオンが拡散してしま
うことから、ＦＥＴの短チヤネル効果等の影響が生ずる
という問題があった。

本発明の目的は、グレーディト層の膜厚の制御と、多層
エピタキシャル構造内の深さ方向における特定領域にの
み正確にグレーディト層を形成する技術を提供すること
にある。

本発明の他の目的は、膜厚制御が可能でかつ、深さ方向
に定められた領域にのみ選択的にグレーディト層を形成
することのできる半導体装置の製造方法を提供すること
にある。

〔課題を解決するための手段〕

上記目的は、半導体基板上に、導電型を決定する不純物
元素のドープされた第１の■−■族化合物半導体層を形
威し、さらにその上に、前記■−■族化合物層とヘテロ
接合を形成し、かつ前記不純物元素と同一不純物元素が
ドープされた第２の■−■族化合物半導体層を形成する
工程において。

第２のｍ−ｖ族化合物半導体層の形成時に■族と■族の
原料供給化（Ｖ／ＩＩＩ比）を制御し、後者のｍ−ｖ族
化合物半導体層の形成過程でヘテロ接合の界面が局所的
あるいは全面的に無秩序化され、かつ厚さ方向に■族元
素が濃度勾配を有するグレーディト層を形成することに
より達成される。

上記半導体基板としては１例えば半絶縁性ＧａＡｓ基板
に代表される化合物半導体基板が用いられるが、これに
限らす■−■族化合物半導体がエピタキシャル成長し得
るものであれば、いずれのものでもよい、また、上記■
−■族化合物半導体層としては、例えば、Ｇ　ａ　Ａ　
ｓ　ｇ　Ａ　Ｑ　ＧａＡｓ、　ｍ　　Ｖ族半導体層にド
ープする不純物としては、ｎ型もしくｐ型不純物元素が
用いられ、本件明細書ではｎ型不純物であるＳｉを用い
た例について説明する。

なお、本発明においては、グレーディトなヘテロ接合を
有するｍ−ｖ族化合物半導体層の形成は、ＦＥＴ等の半
導体装置製造工程におけるリソグラフィー工程の前に一
貫して行ってもよいし、リソグラフィー工程の途中でＩ
ＩＩ−ｖ族化合物半導体層の選択成長を利用して行って
もよい。

〔作用〕

以下、第１図、第２図および第３図を用い、■−Ｖ族化
合物半導体として、ＧａＡｓ、ＡＱＧａＡｓの接合形成
の場合を例に、具体的構成と共に作用を説明する。

第１図（ａ）にＭＢＥで作製した結晶構造の断面を示す
、半絶縁性Ｇ　ａ　Ａ　ｓ基板ｌの上にＳｉドープＡ　
Ｑ　Ｇ　ａ　−Ａ　ｓ　２を形成し、次に、Ｓｉドープ
Ｇ　ａ　Ａ　ｓ　３をＭＯＣＶＤにより堆積する。Ｓｉ
ドープＧ　ａ　Ａ　ｓ　３をＭＯＣＶＤにより堆積する
際、原料として、ＡｓＨａ（アルシン）、ＴＭＧ　（ト
リメチルガリウム）及びドーパント５ｉｚＨｅ（ジシラ
ン）を用い、これらの原料ガスを水素をキャリヤとして
結晶成長炉に輸送する。ここで、供給する原料Ａ　ｓ　
ＨｓとＴＭＧのモル流量比ＡｓＨａ／ＴＭＧ　、結晶成
長温度、成長時間、５ｉｚＨ＠の供給量をある一定の範
囲に設定すると、第１図（ｂ）に示す様に、Ｓｉドープ
ＡＱＧａＡｓ２とＳｉドープＧａＡｓ　３の界面にグレ
ーディト層４が形成される。

第２図は上記グレーディト層４の厚さを、ＳｉドープＧ
　ａ　Ａ　ｓ　３の成長温度に対してプロットしたもの
である。グレーディト層４の厚さはＳＩＭＳ（２次イオ
ン質量分析）により測定した。

第２図でグレーディト層厚さはＡ　ｓ　Ｈｓ　／　Ｔ　
Ｍ　０モル流量比にも依存していることがわかる（ここ
では、ＴＭＧ流量を一定にしてＡ　ｓ　Ｈａ流量のみ変
化させている。）、すなわち、Ａ　ｓ　Ｈａ　／　Ｔ　
Ｍ　０モル流量比が小さいほど、また、成長温度が高い
ほどグレーディト層厚さは増大する。

なお、第１図に示したＳｉドープＡ１１ＧａＡｓ２及び
ＳｉドープＧａＡｓ　３それぞれの層中におけるＳｉの
濃度をいずれも２　Ｘ　１０　”ｔｘ−”以上とした場
合にのみ、厚さ１〜２ｎｍ以上のグレーディト層が現れ
ることがわかった。また、ＳｉドープＧａＡｓ　３の成
長時間を長くした場合にもグレーディト層の厚みが増大
することがわかった。

第３図は上記グレーディト層の厚さが１０ｎｍ以上とな
るＳｉドープＧ　ａ　Ａ　ｓ成長温度とＡ　ｓ　Ｈａ／
ＴＭＧモル流量比の範囲を示す図である。

これらのグレーディト層の出現条件として。

ＧａＡｓあるいはＡｌ２ＧａＡｓ結晶中における■族元
素（ＧａあるいはＡＱ）の格子位置に配置された５ｉ（
Ｓｉ−と轄記）とＶ族元素Ａｓの格子位置に配置された
５ｉ（Ｓｉｙ）との複合体（Ｓｉ−−８ｉｙ）の拡散が
大きく作用している。

複合体（Ｓｉ−−５ｉｙ）は■族元素の格子位置におけ
る原子空孔（Ｖ、）、または、■族元素の格子位置にお
ける原子空孔（ＶＶ）を介して結晶中を拡散する。その
際、■族原子空孔（Ｖｌ　）はＧａあるいはＡＱの拡散
により埋められていく。

このようにして、グレーディト層が形成されるが、その
大きさ（厚さ）およびグレーディト層形成の速度は、複
合体（Ｓｉｌ　　５ｉｙ）の濃度が高いほど大きい、複
合体（Ｓ　ｉｌ　−８ｉｙ　）の濃度は、結晶成長時の
Ａｓの分圧が低いほど高い、すなわち、ＡｓＨａ／ＴＭ
Ｇモル流量比が小さいほど（ＳｉＩ−５ｉｙ　）の濃度
が高く、従ってグレーディト層の形成速度が大きい。

以上のようにグレーディト層の厚みは、ＳｉドープＧ　
ａ　Ａ　ｓの成長温度、成長時間、ＡｓＨａ／ＴＭＧモ
ル流量比、　Ｓ　ｉ　ｓＨｅ／　Ｔ　Ｍ　０モル流量比
によって正確に制御できることがわかる。しかも、グレ
ーディト層及びグレーディト層をはさんだ前後の層の厚
さも結晶成長時の条件により正確に制御できる。

〔実施例〕

以下、本発明の一実施例を第４図及び第５図により説明
する。

（実施例１） まず、第４図（ａ）に示すように半絶縁性ＧａＡｓ基板
１０の上にＭＢＥ法によりアンドープＧ　ａ　Ａ　ｓ（
１μｍ）１１．アンドープＡ　Ｑ　ｏ、ａＧａｏ、７Ａ
ｓ（６ｉｍ）１２．ＳｉドープＡ　ｎ　ｏ、ａＧ　ａ　
０．７Ａ　ｓ（３０ｎｍ、Ｓｉ濃度３　Ｘ　１０”ａｍ
−８）　１’３を順次エピタキシャル成長する１次に、
ＭＯＣＶＤ法により、ＳｉドープＧａＡｓ（２００ｎｍ
、Ｓｉ濃度４　Ｘ　１０　”ａｍ−８）　１５をエビタ
キャル成長する。

この膜厚は通常１００〜３００ｎｍの範囲で選び、シー
ト抵抗は１Ω／口〜１００Ω／口で用いることが多い。

ＭＯＣＶＤ法での成長条件は、成長温度７００”Ｃ、Ａ
　ｓ　Ｈａ／　Ｔ　Ｍ　Ｇ　モル流量比＝５．成長時間
６分＋　Ｓ　ｉ　ｚＨｅ／　Ｔ　Ｍ　Ｇモル流量比＝１
０−’であり、ＭＯＣＶＤのプロセスを経た後の積層膜
の断面模式図を第４図（ｂ）に示す、この図では、グレ
ーディト層１４がＳｉドープＡ　Ｑ　ｏ、ａＧａｏ、７
Ａｓ１３とＳｉドープＧａＡｓ１５の間に形成されてい
る。また、第５図には、上記グレーディト層を含むエピ
タキシャル膜におけるＡ　Ｑ　＊Ｇ　ａ　５−ｘＡ　ｓ
のＡＱ組成比Ｘを、表面からの深さに対してプロットし
である。ここで、第５図で、たて軸のＡＭ組成比Ｘの値
は、ＳＩＭＳにより測定したものである。

本実施例に示したＳｉドープＧａＡｓの成長条件で、Ａ
ｓＨａ／ＴＭＧモル流量比を５及び１００の場合につい
てＡＱ組成比を破線及び実線で示した。ＡｓＨｓ／ＴＭ
Ｇ　モル流量比＝５の場合には、グレーディト層が約１
５ｎｍの厚さで形成されている。一方、ＡｓＨａ／ＴＭ
Ｇモル流量比＝１００流量比−１００ト層の形成は認め
られなかった。

上記グレーディト層が形成されたエピタキシャル膜を用
いて、第４図（Ｑ）に示す断面構造のＦＥＴを製造した
。第４図（ｃ）において、ドレイン電極１６．ソース電
極１８はそれぞれＳｉドープＧａＡｓ１５上に、ゲート
電極１７はＳｉドープＧａＡｓ１５の一部をエツチング
で除去した部分に設けである。このＦＥＴにおいて、Ｓ
ｉドープＡＱＧａＡｓｌ　３とＳｉドープＧａＡｓ１５
間の電気的接触における比接触抵抗は、グレーディト層
がない場合の比接触抵抗１Ｏ−６Ωｄに比べて１桁低減
されていることがわかった。また、上記比接触抵抗の低
減に伴い、１２ＧＨｚの高周波帯におけるＦＥＴの雑音
指数が従来よ２０％改善された。

第４図におけるグレーディト層を有するエピタキシャル
膜は、ＭＢＥ法とＭＯＣＶＤ法を組み合せて形成したが
、ＭＯＣＶＤ法のみを用いて一貫して形成できることは
言うまでもない。

この様にして、ゲート電極１７の下の２ＤＥＧ（２次元
電子ガス）が形成される領域のヘテロ接合は急峻なまま
で、それ以外のソース・ドレイン領域のＡＱ組成はグレ
ーディトになる様に形成され、ＦＥＴの寄生抵抗Ｒｓｚ
は、シート抵抗の極めて低いｎ＋Ｇ　ａ　Ａ　ｓ　両成
長層１５に電流を流すことで、Ｒｓｇ＝０．２Ω■と、
極めて低い値を実現できた。これは、ｎ＋ＧａＡｓ１５
　　と、ｎ型Ａ　Ｑ　ＧａＡｓ　１３との間のヘテロ接
合に起因する比接触抵抗を低減することで高性能なＦＥ
Ｔを実現できた。

（実施例２） 本発明を選択成長に適用し、ＦＥＴを製造した実施例に
ついて説明する。

第６図（ａ）は、半絶縁性ＧａＡｓ基板２０上にＭＯＣ
ＶＤ法を用いて、アンドープＧ　ａ　Ａ　ｓ（１μｍ）
２１．アンドープＡ　ｎ　ｏ、ａＧａｏ、ｙＡｓ（３ｎ
ｍ）２２ｐ　ＳｉドープＡ　Ｑ　ｏ、５Ｇａｏ、ｔＡｓ
（３０ｎｍ、Ｓｉ濃度３Ｘ１０ム’ａｍ−’）　２３　
、アンドープＡＱｏ、ａＧａｏ、７Ａｓ　（１０ｎｍ）
２４を順次エピタキシャル成長し、その後、ＣＶＤ法に
より絶縁層ＳｉＯｚ（３００ｎｍ）２５を堆積する。

第６図（ｂ）は上記積層膜を形成後、フォトリソグラフ
ィーにより、５ｉＯｚ２５をパターニングし、再びＭＯ
ＣＶＤ法によりＳｉドープＧａＡｓ（２００ｎ　ｍｅ　
Ｓ　ｘ濃度４　Ｘ　１０　”Ｃ１０−３）　２６を選択
的にエピタキシャル成長し、ＳｉドープＧａＡｓ２６を
成長した部分にのみ、選択的にグレーディト層２７を示
したものである。ここで上記選択成長の過程は、成長温
度７００’Ｃ，成長時間６分、ＡｓＨａ／ＴＭＧ　モル
流量比＝５゜Ｓ　ｉ　ｘＨａ／　Ｔ　Ｍ　Ｇ　モ）Ｌ／
流量比＝　２　Ｘ　Ｉ　Ｏ−”（７１条件で行った。

第６図（Ｑ）は、グレーディト層２７を形成した後、再
びトランジスター製造プロセスにより、ソース電極２９
．ドレイン電極３０．ゲート電極２８を形成したもので
ある。

本実施例に示したＦＥＴでは、ゲート電極２８の直下に
アンドープＡ　Ｑ　ｏ、ａＧａｏ、ｙＡｓを配置したた
め、ゲート電極のブレイクダウン電圧が１５ボルトとな
り、第４図（ｃ）に示したＦＥＴに比べて２倍になった
。また、グレーディト層の形成により、グレーディト層
がないＦＥＴに比べて、ソース抵抗は３０％低減し、１
２ＧＨｚの高周波帯における性能も向上した。

（実施例３） 本実施例では、ＭＢＥ法、イオン注入法。

ＭＯＣＶＤ法を組み合わせて、グレーディト層を有する
ＦＥＴについて述べる。

第７図（、）は、半絶縁性ＧａＡｓ基板４０上に、ＭＢ
Ｅ法により、ＢｅをｌＸｌ０”（！１″′３ドープした
ｐ型ＧａＡｓ　（３００ｎｍ）４１、ＳｉドープＧａＡ
ｓ　（ｌｏｎｍ、Ｓｉ濃度４Ｘ１０”ａｍ−８）４２、
アンドープＡ　Ｑ　ｏ、ａＧａｏ、ａＡｓ　（２０ｎｍ
）４３を順次エピタキシャル成長したものである。

第７図（ｂ）は、ＦＥＴ製造プロセスを用いて、上記積
層膜４３上にゲート電極４５．５ｉＯｚパタン４４．４
６を形成し、次いで、イオン注入法により、、Ｓｉイオ
ンをＩ　Ｘ　１０　”ｃｍ−”選択的に注入し、Ｓｉビ
イオン注入４７を形成したものである。

第７図（ｂ）は、ＭＯＣＶＤ法により、ＳｉドープＧａ
Ａｓ　（２００ｎｍ、Ｓｉ濃度４ＸＩＯ１’３−３）４
８を選択成長させ、この選択成長の過程で、グレーディ
ト層４９を形成したものである。

ここで、上記成長過程でイオン注入層４７のアニール工
程を兼ねる。また、本選択成長工程においては、イオン
注入層４７のアニール特性を向上するため、成長温度７
５０℃、成長時間１５分とした。

ＭＯＣＶＤ法による選択成長の後、フォトリソグラフィ
ー工程により、ソース電極５０．ドレイン電極５１を形
成した。

作製したＦＥＴは、ゲート長０．３μｍ、ゲート幅１０
μｍで、電流駆動能力を示す性能指数に値＝ｌＯｍＡ／
Ｖ”を遠戚できた。一方、グレーディト層がないＦＥＴ
では、Ｋ値＝４ｍＡ／Ｖ２であった。ただし、Ｋ値とは
、ソース・ドレイン飽和電流Ｉ　ａｓｓを用いて、にミ
Ｉ　ａｓｓ／　（Ｖ＆　　Ｖｒ）２として定義される量
で、通常はゲート電極Ｖｚとシキイ値電圧ｖＴの差（Ｖ
、−ｖＴ）は０．６Ｖ　とされる。

〔発明の効果〕

本発明によれば、ＦＥＴにおいて、結晶成長の最中に、
深さ方向の所定領域に選択的にグレーディト層を形成す
ることができるため、ヘテロ界面における接触抵抗を低
減化することができる。かつ、ウェハ面内、ウェハ間で
の膜厚のバラツキがなく、高いスループットでグレーデ
ィト層を形成できる。

本発明により製造したＦＥＴは、ＩＧＨｚ〜３０　Ｇ　
Ｈｚ領域で高性能であり、単一チップの素子としてのみ
ならず、高速計算機用の集積回路にも適用できる。

【図面の簡単な説明】

第１図は本発明のグレーディト層形成工程を示す模式的
断面図、第２図および第３図はグレーディト層厚とＳｉ
ドープＧ　ａ　Ａ　ｓ成長条件との関係を示す図、第４
図は本発明の一実施例のＦＥＴ製造工程の模式的断面図
、第５図は、グレーディト層と表面からの深さとの関係
を示す組成分布特性図、第６図及び第７図は本発明の他
の実施例としてのＦＥＴの製造工程の模式的断面図であ
る。 ｌ・・・半絶縁性ＧａＡｓ基板、２・・・ＳｉドープＡ
ｌＧａＡｓ、３−　Ｓ　ｉドープＧ　ａ　Ａ　ｓ、４・
・・グレーディト層。 嘱 １ 図 （Ｌ） （ｂ） 半絶縁／）工（ｒｔＡ　ｓ基扱 不 回 ５ｉＬ−）゛とｒｃＡｓｆ）ノＮ＋４１　　（’Ｃ）冨 図 Ａｓ侑乃−５ｅｒモル５も壷吃 不 囲 葛 ５ 図 二／ｉｌ１ 表Ｃ９コ２ア゛５ぐ２シ負て工 （？を引ｔ） 葛 図 ３ρ ｋＬイシ冑【をし 茶 図 １ ）：Ｌイシ’ｔ＊

Claims (1)

1. 【特許請求の範囲】 １、基板上に、導電型を決定する不純物元素のドープさ
   れた第１のIII−Ｖ族化合物半導体層と、前記III−Ｖ族
   化合物半導体層とヘテロ接合を形成し、かつ前記不純物
   元素と同一不純物元素がドープされた第２のIII−Ｖ族
   化合物半導体を順次エピタキシャル成長させる工程にお
   いて、前記第２のIII−Ｖ族化合物半導体のエピタキシ
   ャル成長時に、III族元素に対するＶ族元素の供給比（
   Ｖ／III比）を、前記第１のIII−Ｖ族化合物半導体のエ
   ピタキシャル成長時のＶ／III比よりも小さくすること
   を特徴とする半導体装置の製造方法。 ２、上記第１のIII−Ｖ族化合物半導体をＡｌＧａＡｓ
   、第２のIII−Ｖ族化合物半導体をＧａＡｓ、導電型を
   決定する不純物元素をＳｉとすることを特徴とする半導
   体装置の製造方法。 ３、上記第１および第２のIII−Ｖ族化合物半導体中に
   ドープするＳｉ濃度を２×１０＾１＾８ｃｍ＾−＾３以
   上とすることを特徴とする半導体装置の製造方法。 ４、上記第２のIII−Ｖ族化合物半導体のエピタキシャ
   ル成長時に、成長温度６６０℃でＶ／III比１以下、７
   ００℃でＶ／III比５以下、７４０℃でＶ／III比１０以
   下、７８０℃でＶ／III比３０以下となる、温度、Ｖ／
   III比の範囲内でエピタキシャル成長を行うことを特徴
   とする半導体装置の製造方法。