JPH0317737A - 乗算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＬＳＩ化に好適な高速乗算回路に関するもの
である。

従来の技術 被乗数ｘ１　　乗数Ｙは、符号桁を含め２４桁であり、
（１），（２）式に示すように表現されているとする。

Ｘ：Ｘ２Ｊ２２Ｘ２＋　””””ｘ２ｘｌｘ＠　　　　
（１）Ｙ＝ＹａｓＹ２ｔＹ２１・・・・・・・・Ｙ２Ｙ
ＩＹＱ　　　　（２）但し、　Ｘｉｓ”−Ｘ２ｓ　ｌＹ
２３”−Ｙ２３従来の２ビットブースのリコード方式を
用いた並列乗算器の構成図を、第４図に示す。まず第一
に、乗数Ｙは、２ビットブースのリコード回路４５０−
４６１に入力される。そしてここで（３）式に従い、１
２個の乗数リコード値Ｒｌｌ−Ｒｌ＋にリコードされる
。

Ｒ＋　：−２Ｙａ　＋・＋＋Ｙ２＋＋Ｙｓ＋−＋　　　
　　　（３）但し、１００一目、Ｙ刊：０ すなわち、Ｒ１は（４）式に示す値を取る。

−２≦Ｒｌ　：ａ　２　　　　　　　　　　　　（４）
２ビットブースのリコード回路を用いることで、乗算ｘ
Ｙは、（５）式のように表現される。

すなわち、（５）式より、部分積数は、２ビットブ−ス
のリコードを用いることで！／２にＡることがわかる。

（５）式に示されるＩ２個の部分積Ｘ旧は、冗長二進数
部分積生成回路４０１−４１２に於て、乗数リコード値
Ｒｉ（ｆ＝０−１１）を使用し生成される。以下に冗長
二進数部分積生成回路４０１−４１２について述べる。

冗長二進数部分積生成回路４０１−４１２では、乗数リ
コード値Ｒｌ（１−０−１　１）に応じて（６）式に示
される操作が行われれる。

ＲＩ：２　　Ｒ＋Ｘ＝ＸｔｓＸ２ａＸｇ＋・・ＸａＬＸ
ｓＯＲＩ＝Ｉ　　　Ｒ＋Ｘ＝ＸａｓＸ２ｔ・・ＸｓＸａ
Ｘ＋Ｘｉ（ＲＢｓ　，ＲＢａ　）＝（　１　．　０　）
は使用しないく表１〉 また、乗数リコード値Ｒｌ（−２：ａＲ！≦２）は、符
号桁Ｒｓｌ１　絶対値が１であることを示す桁Ｒｌｉ１
　　絶対値が２であることを示す桁Ｒ２１を用い、表２
のようにコーディングされている。

（但し、〜は、マイナスであることを示す。）（Ｇ）式
から、１２個の部分積ＸＲＩは、各桁が、（−１，０、
■）の３値をとる。この３値を表現するには、符号つき
ディジット数を用いることが必要である。ここでは、符
号つきディジット数の一つである冗長二進数を用いる。

いま、冗長二進数ＲＢが、符号桁Ｒｂｓと絶対値Ｒｂａ
を用いて、表１の様にコーディングされている。

く表２〉 この時、部分積ＸＲＩのビット列下位よりｋ＋ｌ桁目の
値をｈ　（ｋ：０−２３）とすると、Ｐｋは符号桁Ｐｓ
ｋと絶対値桁Ｐａｋを用い、（７）式のように表現され
る。

ＰＳｂ”Ｒｓｌ Ｐａｈ：ＲＬｉ４ｂ＋Ｒ２ｔ４ト＋　　　　　　　（７
）（７）式の論理図を、第５図に示す。すなわち従来例
に於て、冗長二進数部分積生成回路４０１−４１２は、
ゲート段数２段で構成できる。次に、冗長二進数部分積
生成回路４０１−４１２から出力される各冗長二進数部
分積を用い、冗長二進数加算回路４１３−４２３により
、加算を実行する。冗長二進数加算回路４１３−４２３
は、任意の２個の冗長二進数を加算し、１個の冗長二進
数結果を出力する回路である。ここで、冗長二進数加算
回路４Ｈ−４２３の構成について述べる。２個の冗長二
進数を、ＭとＮとし、この加算規則を表３に示す。

以下余白。

表３に於て、Ｃｉ，Ｓｉはそれぞれ旧十Ｎｉを実行した
ときの中間桁上げ、及び中間和であり、旧＋旧：２ＣＩ
＋Ｓｌの関係が成り立つ。ここで、表３に於て、Ｍｉ＋
Ｎ１：（−２，０．２）の時は、Ｃｉ，Ｓｔは一意に決
定される。しかし、旧十Ｎ＋：（１　，−１）の時は、
Ｃｉ　，Ｓ１は一意に決定されず、２通りの場合が存在
する。この２つの選択技のうちどちらを選択するかは、
１桁下位の加算値（Ｍ　ｌ　−　１　＋Ｎ　Ｉ　−　１
　）の符号により選択される。例えば、旧十ＮＩ：１の
時、１桁下位の加算値（Ｘｉ−１＋Ｎｉ−１）が正の時
、１桁下位から桁上がりＣＩ−１としてＯまたは１の値
が上がってくる。中間桁上げと中間和を加算し、冗長二
進数に於で桁上がりが上位に伝搬しないようにする為、
Ｓ１として、Ｏまたは−１の値を取るような場合を選択
する。すなわち、この例の場合（ｃ＋　，ｓ＋）＝（ｔ
　，−１）を選択する。他の場合に於いても、同様に桁
上げが伝搬しないように選択すればよい。このように、
（ＣＩ，Ｓ！）を求め、次にＣ＋−１＋ＳＩを実行する
ことで加算結果が求まる。

以上のように、冗長二進数加算器は、下位桁の情報（下
位桁の加算値が正か負か）をもとに、その桁の中間桁上
げと中間和を決定するため、桁上がりが高々１桁上位ま
でしか伸びず、２人力１出力の加算器が実現されている
。代表的な冗長二進数加算器の回路を、第６図に示す。

Ｍｓ，Ｎｓは、それぞれＭ，Ｈの符号桁、Ｈａ，Ｎａは
、それぞれＭ，Ｈの絶対値桁である。ＰＩは、その桁の
情報を表す信号、Ｒｉは、その桁からの桁上がりを表す
信号である。加算結果は、符号桁Ｚｓ，絶対値桁Ｚａで
出力される。ゲート段数４段で構成できることがわかる
。すなわち、冗長二進数部分積生成回路４０１−４１２
から出力される各冗長二進数部分積は、二進本状に冗長
二道数加算回路４１３−４２３により、加算され、冗長
二進数加算段数４段で冗長二進数中間積Ｚｒｂを得る。

そして、冗長二進数中間積Ｚｒｂは冗長二進数一二進数
変換回路４２４により二進数に変換され、ｘＹの積Ｚを
得る。

発明が解決しようとする課題 従来、２ビットブースのリコード回路を使用し、内部演
算に冗長二進数を用いた従来の乗算回路に於いては、２
ビットブースのリコード回路を使用し、２ビットブース
を使用しない場合の１／２の冗長二進数部分積を生成し
、これを冗長二進数加算器により、２進本状に加算を行
っていた。すなわち、たとえば乗数の桁数をＮ桁とする
と、Ｎ／２個の冗長二進数部分積が生成され、これらを
２進本状に加算するため、およそｌｏｇｓ（Ｎ／２）に
比例した乗算時間が必要となり、乗数の桁数が多くなる
と乗算時間が遅くなるという問題が生じていた。本発明
は、かかる点に鑑み、Ｎ／６個の冗長二進数部分積を生
成することで高速な乗算回路を提供することを目的とし
ている。

課題を解決するための手段 本発明は、乗数をビット列２ビットずつの集合に分割し
、該集合を４進符号つきディジット数に変換する２ビッ
トブースのリコード回路と、前記４進符号つきディジッ
ト数の値に、被乗数の値を乗じ二進数部分積を生成する
二進数部分積生成回路を内部に備えた並列乗算回路に於
て、３つの二進数部分積を加算しｔつの符号つきディジ
ット数を生成する符号つきディジット数部分積生成回路
を内部に備えたことを特徴とする乗算装置である。

作用 本発明は、前記した構成により、乗数の２ビットブース
のリコード値と、被乗数から生成される部分積を、前記
部分積の各桁が２進数で表現されるように並列に生成し
、前記部分積を３列ずつの組にし、各組３列の部分積の
各桁それぞれを加算し、１列の冗長二進数部分積列を生
成する冗長二進数部分積生成回路を乗算回路に使用する
ことにより、乗算時間の高速化が図られる。

実施例 第１図は、本発明の一実施例における冗長二進数部分積
生成回路の回路図である。冗長二進数部分積生成回路は
、二進数部分積生成回路１０１，１０２、＋０３及び二
進数部分積加算回路１０４により構成される。二進数部
分積加算回路１０４は、３個の二進数を加算し、ｌ個の
冗長二進数を生成する回路である。

まず、二進数部分積生成回路１０１．ｌＱ２、１０３に
ついて述べる。被乗数Ｘ，乗数Ｙは、（１）．（２）式
に示す符号桁を最上位に持った２４桁のデータであると
する。

乗算ＸＹは、２ビットブースのリコード回路を用いるこ
とで（５）式に示したように表現できる。ここに、（５
）式を再び示す。

ＸＹ＝ΣＸＶｒ ｊｌＩｌ！ ：ΣＸＲ ＩＩｅ （５） 本発明では、【２個の部分積（ＸＲＩ）を（８）式に示
すように旧く０の時、ＸＲＩはＸ・ＩＲ１１の２の補数
をとることにする。

旧＝２ＲＩｘ＝ｘ２３Ｘ２２Ｘ２＋・・Ｘ２ｘ１ＸＩｌ
ＯＲｌ：ｌ　　　ＲＩＸ：ＸａｓＸ２２’　　・ＸａＸ
ｓＸ＋Ｘｓ＋ｔＲＩ：Ｏ　　　Ｒ　　ｘ＝ＯＱ　　Ｏ　
　・−　　０　　０　　０　　０ＲＩ＝−Ｉ　　Ｒ＋Ｘ
＝１２ｓＸ２１・Ｘｓ　　Ｌ　　ＸＩ　　ＩＱ＋ＩＲＩ
＝−２　　ＲＩＸ：Ｘａｓｌ２Ｊ２＋・　４２ｘ＋Ｘｓ
ｔｌ＋１すなわち、（８）式より、二進数部分積ＸＲＩ
の各桁の値をＨｐとすると、下位よりｋ＋ｌ桁目の値Ｂ
ｐｈは、（９）式に示されるようになる。

Ｂｐｌ：ＲｓΦ（Ｒｌ　・Ｘｂ＋Ｒ２・Ｘｂ−＋　）　
　　　　　（９）但し、Ｘ−＋”０ すなわち、（９）式より二進数部分積生成回路１０１，
１０２、１０３は、ゲート段数２段で構成することが出
来ることがわかる。なお、（８）式に示される２の補数
生成時に生じる補正項については、次の二進数部分積加
算回路１０４で加算する。つぎに、二進数部分積加算回
路１０４について述べる。この回路は、二進数部分積生
成回路１０１，１０２、１０３の出力を加算し、加算結
果を冗長二進数で出力する回路である。第２図に、３個
の二進数部分積を加算し、冗長二進数を求める方式をＸ
Ｒａ　＋ＸＲ＋　＋ＸＲ２の場合について示す。

ここで、ＣＴＩ　，ＣＴＩはそれぞれＸＲｓ　，ＸＲ＋
の補正項である。また、ＸＲ＠，ＸＲ＋の上位桁は、Ｘ
Ｒ２に合わせて符号拡張してある。ここで、二進数部分
積加算回路１０４を、領域２０！に示される下位よりｋ
＋１桁目について示す。Ｂｐｋ　Ｊｐｋ−２＋ＢＩ）ｋ
−４の加算は、次のように２ステップで実行される。第
１ステップでは、Ｂｐｋ＋Ｂｐｋ−２＋Ｂｐｋ−ｓを全
加算器により加算し、中間桁上げＣｋと中間和Ｓｋを生
成する。中間桁上げＣｋと中間和ＳｋはＮ　　（１０）
式に示す論理になる。

Ｓｋ＝ＢｐｈｅＢｐｋ−ｅΦＢｐ＋　−　ａＣｈ：Ｂｐ
１ＢＩ）ｋ−ａ”Ｂｐｋ−ｚ゜Ｂｐｋ−　４＋Ｂｐｂ−
ａ・Ｂｌ）ｋ（１Ｇ） 第２のステップでは、中間桁上げＣｋ−１と中間和Ｓｋ
の加算を行う。本発明では、中間桁上げ、中間和のビッ
ト列をそれぞれＣ，Ｓとすると、中間桁上げＣと中間和
Ｓの加算を、中間桁上げＣと中間和Ｓの２の補数の減算
として行う。これは、０！）式のように示される。

Ｃ＋Ｓ：Ｃ＋（Ｅ＋１） （１１） （但し、一は論理反転〜は符号反転を示す）（１１）式
の結果は、各桁毎に二進数から二進数の減算となるため
、（ＩＩ）式の各桁は、（−１，０．１）の値を持つ冗
長二進数となる。領域２０１の加算結果をＲｐｋとする
と、Ｒｐｋは、符号桁Ｒｌ）ｓ＋＋と絶対値桁Ｒｐａｈ
を用い、（＋２）式に示す論理で表される。

Ｒｌ）ｓｋ”ｃｋ−＋＋Ｓｂ Ｒｐａｈ：Ｃｋ−＋ΦＳｋ（１２） よって、第１図に示す二進数部分積加算回路１０４は、
（１０）、（１２）式に示される論理で構成され、ゲー
ト段数４段で構成される。以上より、本発明の第１図に
示す冗長二進数部分積生成回路は、ゲート段数６断で構
成できる。これは、従来例記載の冗長二進数部分積生成
回路に比べゲート段数も、トランジスタ数も多い。しか
し、冗長二進数部分積数を従来例に比べ、１／３に減少
させることができるため、部分積の加算段数が減り、乗
算時間の短縮につながる。第３図に本発明を利用した乗
算回路の構成図を示す。被乗数Ｘ、乗数Ｙは、（１），
（２）式に示される符号桁を含む２４桁のデータである
。乗数Ｙは、２ビットブースリコード回路３１０，３１
１，３１２．３１３に入力され、（３）式に従い！２個
の乗数リコード値ＲＯ−Ｒｌ１に変換される。そして、
乗数リコード値ＲＯ−Ｒｌｌは、３個ずつの組にされ、
冗長二進数部分積生成回路３０Ｌ３０２，３０３，３０
４に入力され、４個の冗長二進数部分積が生成される。

この４個の冗長二進数部分積は、冗長二進数加算回路３
０５，３０８により並列に加算され、さらに冗長二進数
加算回路３０７により加算され、冗長二進数中間積Ｚｒ
ｂが求まる。そして最後に、冗長二進数一二進数変換回
路３０８により、Ｚｒｂは乗算結果Ｚに変換される。こ
こで、冗長二進数加算回路３０５、３０Ｇ．３０７及び
冗長二進数一二進数変換回路３０８は、従来例記載の回
路と同じである。ここで、冗長二進数部分積生成回路の
入力から冗長二進数中間積Ｚｒｂが得られるまでのゲー
ト段数の比較を表５に示す。

く表５〉 表５より従来１８ゲート必要だったものが、本発明を利
用すると１４・ゲートで実現され、乗算実行時間の高速
化が達成されことがわかる。また乗算器全体のＴｒ数の
減少も可能である。以上、本発明について、冗長二進数
を例に挙げで述べてきたが、本発明は、他の符号付きデ
ィジット数に対しても有効で、同様の効果が得られる。

発明の効果 以上述べてきたように、本発明によれば、２ビットブー
スリコード回路を用いた乗算回路に於て、冗長二進数部
分積数を従来例の！／３に減少させることができるため
高速な乗算回路が構成可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例における符号付きディジット
数部分積生戒回路の回路図、第２図は第１図の二進数部
分積生成回路を実現するためのアルゴリズムを示す図、
第３図は第１図に示す回路を用いた乗算器のブロック図
、第４図は従来の乗算回路のブロック図、第５図は従来
の冗長二進数部分積生成回路の回路図、第６図は従来の
冗長二進数加算回路の回路図である。 １０１〜１０３・・・・二進数部分積生成回路、１０４
・・・・二進数部分積加算回路、３０ｌ〜３０４・・・
・冗長二進数部分積生成回路、３０５〜３０７・・・・
冗長二進加算回路、３０８・・・・冗長二進数一二進数
変換回路、３ｌＯ〜３１３・・・・２ビットブースリコ
ード回路。

Claims (1)

【特許請求の範囲】
1. 乗数をビット列２ビットずつの集合に分割し、該集合を
   ４進符号つきディジット数に変換する２ビットブースの
   リコード回路と、前記４進符号つきディジット数の値に
   、被乗数の値を乗じ二進数部分積を生成する二進数部分
   積生成回路を内部に備えた並列乗算回路に於て、３つの
   二進数部分積を加算し１つの符号つきディジット数を生
   成する符号つきディジット数部分積生成回路を内部に備
   えたことを特徴とする乗算装置。