JPH0317708A

JPH0317708A - 数値制御装置

Info

Publication number: JPH0317708A
Application number: JP15251889A
Authority: JP
Inventors: Mikio Yonekura; 米倉　幹夫; Tsutomu Hamahata; 浜畑　勉
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 1989-06-15
Filing date: 1989-06-15
Publication date: 1991-01-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はマルチプロセッサ回路によって制御される数値
制御装置に係り、特に各プロセッサ間のデータ通信機能
を改良した数値制御装置に関する。

〔従来の技術〕

数値制御装置などの制御装置では、ＣＮＣ機能（加エプ
ログラムを解読し、サーボ指令を出力する）を担当する
主プロセッサと、主プロセッサからの指令を受けてサー
ボモータを制御する副プロセッサとからなるマルチプロ
セッサ回路が使用される。副プロセッサは制御する軸の
数に対してｉ個又は２軸に１個使用されるのが普通であ
る。

第５図は従来のＮＣ制御用主プロセッサとサーボ制御用
副プロセッサとの結合関係を示す図である。

ＮＣ制御用主プロセッサ１３は数値制御装置全体を制御
する。ＲＯＭ１４にはＥＰＲＯＭ又はＥＥＰＲＯＭが使
用され、コントロールプログラムが格納される。ＲＡＭ
１５にはＤＲＡＭ等が使用され、各種データ又は入出力
信号が格納される。

ＮＣ制御用主プロセッサ１３、ＲＯＭ１４及びＲＡＭ１
５はバス１８を介して接続される。

サーボ制御用モジュールＡ及びＢ等の実装されたプリン
ト板１９がパスバッファ（ＢＦ）３を介してバスｌ８に
接続されている。サーボ制御用モジュールＢは同じ構成
なので、その説明は省略する。

サーボ制御用副プロセッサ７ａはサーボ制御用モジュー
ルＡ全体を制御する。メモＵ　８　ａは制御プログラム
及びサーボモータｌｌａの各種データを格納する。サー
ボ制御回路９ａはサーボモータ１１ａの回転を制御する
ものであって、サーボモータｌｌａに内蔵されているロ
ータリエンコーダからのフィードバックパルス等を受信
する。サーボ制御用副プロセッサ７ａ，メモ’Ｊ　８　
ａ及びサーボ制御回路９ａはそれぞれローカルバスによ
って接続される。

サーボモータ駆動回路１０ａはサーボ制御回路９ａの制
御信号に基づいてサーボモータｌｌａを駆動する。サー
ボモータｌｌａにはロータリエンコーダが内蔵されてお
り、位置信号のフィードバックパルスをサーボ制御回路
９ａに帰還する。

共有ＲＡＭＩはＮＣ制御用主プロセッサｌ３とサーボ制
御用副プロセッサ７ａ及び７ｂとの間のデータ交換用の
ＲＡＭであり、サーボ制御用モジュールＡ及びＢとはパ
スバッファ４ａ及び４ｂを介して接続される。パスバッ
ファ３、４ａ及び４ｂは調停回路６によってアクセス競
合の調停が行われる。

ＮＣ制御用主プロセッサ１３はサーボモータを制御する
ための補間データ等を共有ＲＡＭＩに書き込む。サーボ
制御用副プロセッサ７ａ又は７ｂはこの補間データを共
有ＲＡＭＩから読み出す。

サーボ制御用副プロセッサ７ａ又は７ｂはサーボモータ
ｌｌａ又はｌｌｂの位置データ等を共有ＲＡＭＩに書き
込む。ＮＧ制御用主プロセッサ１３はこれを読み出す。

このようにして、データの交換が行われる。実際にはこ
れらの要素は制御軸数分だけ必要であるが、ここでは２
軸分について説明した。

〔発明が解決しようとする課題〕

共有ＲＡＭＩは実際には汎用のＳＲＡＭが使用される。

この共有ＲＡＭＩに格納されているデータをアクセスで
きるのは、ＮＣ制御用主プロセッサ１３、サーボ制御用
副プロセッサ７ａ又は７ｂのうちの１つのプロセッサで
ある。従って、アクセス競合が発生した場合には調停回
路６によってその競合を調停しなければならなかった。

特に、数値制御装置等のようにサーボモータを制御する
制御装置の場合は、複数のサー′ボ制御用副プロセッサ
が同期して同じような処理を行っているため、共有ＲＡ
ＭＩへのアクセスも同時に発生し易く、競合が頻繁に起
こるという問題がある。

従って、従来方式では制御されるサーボモータの数、即
ち制御軸数が増加すると、共有ＲＡＭＩへのアクセス競
合が頻繁に起き、待ち時間が増大し、数値制御装置自身
の性能の低下を招くという問題がある。

また、従来方式のマルチプロセッサ回路の小型化と回路
モジュール化を図ろうとした場合に、次のような２つの
問題があった。

第ｌにアドレスやデータバッファが多く用いられている
関係上、実装スペースを減らすためにこの部分をＬＳＩ
化してもコスト的に引き合わない。

第２にモジュール化のために回路を切りの良いところで
分割しようとした場合、理想的には制御軸の数だけモジ
ュールを並べれば済むようにしたいところだが、従来方
式だと共有ＲＡＭＩの部分と、サーボ制御用副プロセッ
サ７ａ及び７ｂ側の回路とは別モジュールにせざるを得
ず、モジュールの数が増えてしまう。

また、従来方式では汎用のＳＲＡＭを共有ＲＡＭ１とし
て使用していた。このＳＲＡＭの容量は約１６Ｋバイト
クラスのものであり、実際にＮＣ制御用主プロセッサ１
３とサーボ制御用副プロセッサ７ａ及び７ｂとの間でや
りとりされるデータの量（約ｌ６ビット×２４ワード程
度）に比べて不必要に容量が大きく無駄であった。

そこで、本願発明者は特願平１−９９１３８号にて、サ
ーボ制御用回路の小型化とモジュール化を可能にし、か
つ多数軸を制御する際の性能低下を防止するための数値
制御装置を提案している。

第６図は先に提案した数値制御装置のＮＣ制御用主プロ
セッサとサーボ制御用副プロセッサとの結合関係を示す
図である。第５図と同一の構成要素には同一の符合が付
してあるので、その説明は省略する。先に提案した発明
では共有ＲＡＭ１ａ、パスバッファ３ａ及び４ａ、及び
調停回路６ａを一つの専用ＬＳＩで構成し、この専用Ｌ
ＳＩと、他のデバイス（サーボ制御用副プロセッサ７ａ
、メモリ８ａ及びサーボ制御回路９ａ）とをモジュール
化することによってサーボ制御用モジュールＡを構成す
る。サーボ制御用モジュールＢ及びＣもサーボ制御用モ
ジュールＡと同じ構成にする。

専用ＬＳＩ内の共有ＲＡＭ１ａは、数値制御装置用とし
て十分な大きさ、例えば１６ビット×■２８ワード程度
とする。この専用ＬＳＩはメモリを内蔵したＬＳＩであ
るから、ＬＳＩ化はコスト的に引き合わないという従来
の問題点も回避できる。

従って、回路の集積化による小型化と、モジュール化が
可能になる。

このようにモジュール化されたサーボ制御用モジュール
Ａ，Ｂ及びＣと、ＮＣ制御用主プロセッサ１３とは共通
にバス１８に接続される。即ち、サーボ制御用の回路を
軸毎にモジュール化して接続できることになる。また、
このモジュールは完全に独立したものであり、これ以外
に余分な共通回路を必要としないため、制御軸数だけの
モジュールを並べればよい。

このように、先に提案した発明によれば、主プロセッサ
と複数の副プロセッサとの結合方式が単純化され、集積
回路化やモジュール化が実現可能になり、また、プロセ
ッサ間の共有ＲＡＭに対するアクセス競合の発生が減少
するので、数値制御装置の性能低下を防止することがで
きるという優れた効果がある。

ところが、第６図の構成においては、サーボ制御用副プ
ロセッサ７ａ，７ｂ及び７ｃは、それぞれ共有ＲＡＭ１
ａ，ｌｂ及び１ｃを介してＮＣ制御用主プロセッサ１３
としか通信することができない。即ち、サーボ制御用副
プロセッサ７ａ１７ｂ及び７０間でデータを直接送受信
することができない。従って、サーボ制御用副プロセッ
サ７ａが他のサーボ制御用副プロセッサ７ｂにデータを
送るには、ＮＣ制御用主プロセッサ１３が共有ＲＡＭ１
ａ及び１ｂ間でデータ転送を行ってやらなせればならな
い。

このようなサーボ制御用副プロセッサ間のデータ転送は
、各制御軸が互いに独立して制御されていると見なせる
アプリケーションでは必ずしも必要ではない。

例えば通常の工作機械を制御する数値制御装置では、各
軸のモータの制御をそのモータの回転速度、位置、電流
等を観測しながら行うことで充分な制御特性を得ること
ができる。これは各軸が直交しており、機構的に軸間の
干渉がないことや、たとえあったとしてもモータと負荷
との間に大きな減速機構が存在し、それによってモータ
からみたトルク干渉の絶対値は非常に小さな値にしかな
らないという理由による。

しかし、多関節ロボットのように、その姿勢によって各
軸の負荷イナーシャが大きく変動したり、重力の影響を
受けたりするアプリケーションでは、サーボ制御は各軸
を独立に制御するだけではうまく制御できない。即ち、
ある軸を動かすことが他の軸に対するトルク外乱となる
ため、それを何らかの手段で補正してやる必要がある。

従って、このようなアプリケーションにおいて軸を制御
するためには、副プロセッサが制御する軸に関する情報
（位置、速度、トルク等）だけでなく、他の副プロセッ
サが制御する軸の情報も必要になってくる。

ＮＣ制御用主プロセッサ１３は現在の全制御軸の位置を
知っているから、位置に関するデータはＮＣ制御用主プ
ロセッサ１３から各サーボ制御用副プロセッサに与える
ことができる。しかし、これだけでは充分ではない。上
記のようなアプリケーションにおいて最適な動特性を得
るためには、各軸を制御するサーボ制御用副プロセッサ
は位置データの他に速度やトルクに関するデータも必要
である。第６図の構成のものでこれを実行しようとすれ
ばＮＣ制御用主プロセッサを介してデータ転送で行わな
ければならず、ＮＣ制御用主プロセッサの負荷が重くな
りすぎる。何故なら、ＮＣ制御用主プロセッサはサーボ
制御用副プロセッサに対して一定周期毎に位置データを
与えているが、速度やトルクに関するデータはそれ以上
の速い周期（約２〜ｌＯ倍）で転送する必要があるから
である。

このことは、第５図のものにおいても同じである。即ち
、別々のプリント板１９に配置されたサーボ制御用副プ
ロセッサ間でデータ転送を行う場合はＮＣ制御用主プロ
セッサを介さなければならないからである。

本発明はこのような点に鑑みてなされたものであり、各
軸を制御する副プロセッサ間のデータ転送を主プロセッ
サを介すことなく行える数値制御装置を提供することを
目的とする。

〔課題を解決するための手段〕

本発明では上記課題を解決するために、ＮＣ制御用主プ
ロセッサと、制御軸の数に応じて設けられた複数個のサ
ーボ制御用副プロセッサと、前記ＮＣ制御用主プロセッ
サと前記サーボ制御用副プロセッサとの間に設けられた
データ交換用の複数個のＲＡＭとを有する数値制御装置
において、前記ＲＡＭ相互間でデータをシリアルに転送
し記憶するシリアル転送手段を前記ＲＡＭ毎に設けたこ
とを特徴とする数値制御装置が、提供される。

〔作用〕

各ＲＡＭ毎に設けられたシリアル転送手段はＮＣ制御用
プロセッサの動作とは無関係にＲＡＭに格納されている
データを他のＲＡＭに転送し記憶する。従って、各ＲＡ
Ｍはメモリマップ上の一部分に各サーボ制御用副プロセ
ッサの制御情報データを共通に有することになり、各サ
ーボ制御用副プロセッサはＮＣ制御用主プロセッサを介
することなくデータの交換を行うことができる。

〔実施例〕

以下、本発明の一実施例を図面を用いて説明する。

第１図は本発明の実施例である数値制御装置のＮＣ制御
用主プロセッサとサーボ制御用副プロセッサとの結合関
係を示す図である。第５図及び第６図と同一の構成要素
には同一の符号が付してするので、その説明は省略する
。

ＮＣ制御用主プロセッサ１３はシステムソフトウェア用
のＲＯＭ１４とワーク用のＲＡＭ１５とバスｌ８を介し
て接続される。バスｌ８にはサーボ制御モジュールＡ，
Ｂ及びＣが接続される。

本実施例ではサーボ制御モジュールは３個の場合を示す
が、これ以上のモジュールを接続してもよい。

各サーボ制御モジュールの構成は同じなので、ここでは
サーボ制御モジュールＡの構成について説明する。サー
ボ制御モジュールＡは小容量の共有ＲＡＭ１ａと、アク
セスを調停する調停回路６ａとを有している。

共有ＲＡＭ１ａにはシリアルリンク回路５ａが接続され
る。シリアルリンク回路５ａは共有ＲＡＭ１　ａの内容
を外部に転送したり、外部から受信したデータを共有Ｒ
ＡＭ１ａに書き込んだりするる。

調停回路６ａはサーボ制御用副プロセッサ７ａと、ＮＣ
制御用主プロセッサ１３と、シリアルリンク回路５ａと
のそれぞれの間でバス調停を行うものである。

共有ＲＡＭ１ａはたとえば１６ビット×１２８ワードで
あり、調停回路６ａ、バッファ３ａ及び４ａ及びシリア
ルリンク回路５ａを含めてＬＳＩ化可能なサイズである
。

Ｓ　Ｉ　Ｄ　（Ｓｅｒｉａｌ　Ｌｉｎｋ　Ｉｄｅｎｔｉ
ｆｉｃａｔｉｏｎ　Ｎｕｍｂｅｒ）回路２ａは各サーボ
制御モジュールのシリアルリンク回路５ａに与えられる
識別番号を設定するレジスタである。尚、このＳＩＤ回
路の代わりにＮＣ制御用主プロセッサ１３によるソフト
ウエア的手法によってこの識別番号を付加してもよい。

本実施例においては、電源投入後、ＮＣ制御用主プロセ
ッサ１３が各サーボ制御モジュールＡ１Ｂ及びＣのそれ
ぞれのＳＩＤ回路２ａ，２ｂ及び２ｃにｒｌ」、「２」
及び「３」の値を設定する。

各モジュール間のデータ転送はシリアルリンク回路５ａ
，５ｂ及び５Ｃによって行われる。シリアルリンク回路
５ａ、５ｂ及び５Ｃはそれぞれ共有ＲＡＭ１ａ，ｌｂ及
びＩＣのデータをシリアルデータ信号ＳＩ○に変換し、
シリアルラインｌ６に出力する。そして、データ送信と
同時に１ビットごとのクロック信号ＳＣＬＫをクロック
ラインｌ７に同時に出力する。

さて、サーボ制御用副プロセッサ７ａはＮＣ制御用主プ
ロセッサｌ３から与えられる位置指令データに基づき、
モータｌｌａの位置（回転角）、速度及びトルクを制御
する。その制御処理はそれぞれに対応するタイマ割込み
処理によって行われる。第３図はこれらの割り込み処理
のタイミングを示す図である。本実施例ではタイマ１２
ａはそれぞれ三つのタイマ割込み信号を出力する。

トルク制御周期は２５０μｓであり、最も周期が短く、
優先度の高い割込み処理である。速度制御周期はｌ　ｍ
　ｓ　，位置制御周期は８ｍｓである。

以上の順番で割込み周期は長くなり、また優先度も低く
なる。

タイマ１２Ｈの速度制御処理を起動する割込み信号はサ
ーボ制御用副プロセッサ７ａの割り込みとして使用され
るともに、シリアルリンク回路５ａのデータ転送起動信
号としても使用される。

次に、シリアルリンク回路５ａの詳細を説明する。第２
図は第１図のシリアルリンク回路の構成を示す図である
。

ブロックカウンタ５ｌはタイマ１２ａからのデータ転送
起動信号の人力によって、その値を１に初期化される。

比較器５２はブロックカウンタ５１の値とＳＩＤ回路２
ａの識別番号とを比較し、その比較結果を送信／受信制
御回路５３へ出力する。

送信／受信制御回路５３は比較器５２からの出力が一致
出力であれば、データ送信回路５４を選択し、不一致出
力であればデータ受信回路５５を選択する。即ち、送信
／受信制御回路５３はデータ送信モード及び受信モード
の切り換えを行う。

データ送信回路５４は、共有ＲＡＭ１ａからデータを読
み取り、その内容をシリアルデータ信号ＳＩ○に変換し
シリアルライン１６に出力し、１６ビット送信したらｌ
ワード送信終了信号をオア回路５６へ出力する。データ
送信と同時にｉビットごとのクロック信号ＳＣＬＫをク
ロックライン１７に同時に出力する。

データ受信回路５５はクロック信号ＳＣＬＫの立ち上が
りでシリアルデータ信号ＳＩＯをサンプリングし、１６
ビット受信したら共有ＲＡＭ１ａにそれを書き込み、ｌ
ワード受信終了信号をオア回路５６へ出力する。

オア回路５６は１ワード送信及び受信終了信号の論理和
を１ワード転送終了信号としてアドレスカウンタ５８及
びワードカウンタ６０へ出力する。

共有ＲＡＭ１ａに対して転送データの読み書きを行うた
めに、シリアルリンク回路５ａは簡単なＤＭＡ制御回路
を内蔵している。このＤＭＡ制御回路は、共有ＲＡＭ１
ａのアドレスを発生するためのベースアドレスレジスタ
５７及びアドレスカウンタ５８とからなる。

ベースアドレスレジスタ５７は、共有ＲＡＭｌａ内のデ
ータ転送領域のベースアドレスを設定するレジスタであ
り、電源投入後にＮＣ制御用主プロセッサ１３又はサー
ボ制御用副プロセッサ７ａによって初期化される。本実
施例ではサーボ制御用副プロセッサ７ａが初期化する。

アドレスカウンタ５８はタイマ１２ａのデータ転送起動
信号によりベースアドレスレジスタ５７の値にセットさ
れ、オア回路５６のｌワード転送終了信号毎にインクリ
メントされる。

従って、シリアルリンク回路５ａは共有ＲＡＭ１ａのベ
ースアドレスから順番にデータを読みだしては外部にデ
ータを送信する。

さらに、シリアルリンク回路５ａは転送データの数を制
御するためにワードカウントレジスタ５９とワードカウ
ンタ６０を有する。ワードカウントレジスタ５９は転送
データの数を設定するレジスタであり、電源投入後にＮ
Ｃ制御用主プロセッサｌ３又はサーボ制御用副プロセッ
サ７ａによって初期化される。本実施例ではサーボ制御
用副プロセッサ７ａが初期化する。ワードカウンタ６０
はタイマ１２ａのデータ転送起動信号によりワードカウ
ントレジスタ５９の値にセットされ、オア回路５６から
の１ワード転送終了信号毎にデクリメントされる。

ゼロ検出器６１はワードカウンタ６０の値を検出し、ゼ
ロを検出したら送信／受信制御回路５３及びブロックカ
ウンタ５１へ検出結果を出力する。

送信／受信制御回路５３はゼロ検出器６１の出力によっ
てデータ送信をひとまず終了し、同時にプロックカウン
タ５１はその値をインクリメントする。尚、ゼロ検出器
６１の出力はワードカウンタ６０にも取り込まれ、ワー
ドカウンタ６０はその出力によって再びワードカウント
レジスタ５９の値にセットされる。

以下、シリアルリンク回路５ａの動作を説明する。第４
図はシリアルリンク回路によってデータ転送される共有
ＲＡＭのメモリマップの様子を示す図である。

本実施例では、タイマ１２ａ、１２ｂ及びｌ２Ｃのデー
タ転送起動信号によりシリアルリンク回路５ａ，５ｂ及
び５Ｃのブロックカウンタ５１の値がｒｌＪにセットさ
れる。「１』の識別番号をもつＳＩＤ回路２ａを有する
サーボ制御モジュールＡが送信モードになる。そして、
他のサーボ制御モジュールＢ及びＣは受信モードになる
。サーボ制御モジュールＡのシリアルリンク回路５ａは
共有ＲＡＭ１ａのベースアドレスレジスタ５７の設定ア
ドレスからワードカウントレジスタ５９の設定数のデー
タａ１を他のサーボ制御モジュールＢ及びＣへ送信する
。他のサーボ制御モジュールＢ及びＣはそのデータａ１
を受信し、メモリマップ上にそれぞれデータａ２及びａ
３として記憶する。

次に、ワードカウントレジスタ５９で設定された数のデ
ータａｌの送信が終了すると、ゼロ検出器６ｌの出力に
よって、ブロックカウンタ５１の値が「２」にセットさ
れる。「２』の識別番号をもつＳＩＤ回路２ｂを有する
サーボ制御モジュールＢが送信モードになる。そして、
他のサーボ制御モジュールＡ及びＣは受信モードになる
。サーボ制御モジュールＢのシリアルリンク回路５ｂは
共有ＲＡＭ１ｂのデータｂ２を他のサーボ制御モジュー
ルＡ及びＣへ送信する。他のサーボ制御モジュールＡ及
びＣはそのデータｂ２を受信し、メモリマップ上にそれ
ぞれデータｂ１及びｂ３として記憶する。

さらに、ワードカウントレジスタ５９の設定された数の
データｂ２の送信が終了すると、ゼロ検出器６ｔの出力
によって、ブロックカウンタ５１の値が「３」にセット
される。ｒ３」の識別番号をもつＳＩＤ回路２Ｃを有す
るサーボ制御モジュールＣが送信モードになる。そして
、他のサーボ制御モジュールＡ及びＢは受信モードにな
る。サーボＩＨＩＩモジュールＣのシリアルリンク回路
５Ｃは共有ＲＡＭ１ｃのデータＣ３を他のサーボ制御モ
ジュールＡ及びＢへ送信する。他のサーボ制御モジュー
ルＡ及びＢはそのデータＣ３を受信し、メモリマップ上
にそれぞれデータｃｌ及びＣ２として記憶する。

以上の一連の動作が終了すると、ブロックカウンタ５１
の値は「４』になるが、本実施例では４番目のサーボ制
御モジュールは存在しないので、この時点ですべてのサ
ーボ制御モジュールのシリアルリンク回路５ａ，５ｂ及
び５Ｃは受信モードになって停止する。

このようにして３つのサーボ制御モジュールＡ１Ｂ及び
Ｃは互いにデータを交換することができる。

そして、最終的には第４図に示すように、３つの共有Ｒ
ＡＭ１　ａ，ｌ　ｂ及びｌｃの一部分は完全に同じデー
タとなる。

このような動作はタイマからのタイマ割込み信号が発生
するたびに行われ、共有ＲＡＭ内のデータは更新される
。サーボ制御副プロセッサ７　ａ　ｓ７ｂ及び７ｃはこ
のようにして他のサーボ制御副プロセッサから与えられ
たデータをもとに制御処理を行う。

先に述べたように本実施例では、位置、速度、トルクの
制御を行うためにそれぞれ３つのタイマ割込みをもって
いる。３つの割込み信号の周期は第３図のように互いに
整数倍になるように設定する。本実施例では速度制御処
理起動用のタイマ信号を使用しているが、この信号が発
生すると時にはトルク制御用の周期の短いタイマ信号も
同時に発生している。

こちらの方が処理の優先順位が高いので、副プロセッサ
はまずトルク制御を行ったのち速度制御処理を開始する
。従って、シリアルリンク回路の転送速度が充分高けれ
ば、サーボ制御用副プロセッサがトルク制御を行ってい
る間に、データ転送を完了することができ、速度制御処
理が始まった時点で、ただちにそのデータを使用するこ
とができるので効率的である。

以上の実施例では、第６図のものを改良した場合につい
て説明したが、第５図のようにプリント板１９毎に共有
ＲＡＭＩを有する数値制御装置においても、プリント板
上の共有ＲＡＭＩ毎にシリアルリンク回路を設け、それ
らの間で同様にデータの送受信を行うこともできる。

〔発明の効果〕

以上説明したように本発明によれば、主プロセッサを介
さず副プロセッサ同士のデータ転送を行うことができ．
サーボ制御軸間のトルク干渉を補償するような高度な制
御を行うことが可能になる。

【図面の簡単な説明】

第１図は本発明の一実施例である数値制御装置のＮＣ制
御用主プロセッサとサーボ制御用副プロセッサとの結合
関係を示す図、第２図は第１図のシリアルリンク回路の構成を示す図、第３図は第１図の数値制御装置の割り込み処理のタイミ
ングを示す図、第４図はシリアルリンク回路によってデータ転送される
共有ＲＡＭのメモリマップの様子を示す図、第５図は従来のＮＣ制御用主プロセッサとサーボ制御用
副プロセッサとの結合関係を示す図、第６図は先に提案
した数値制御装置のＮＣ制御用主プロセッサとサーボ制
御用副プロセッサとの結合関係を示す図である。ｌａ，１ｂ．１ｃ共有ＲＡＭ２ａ，２ｂ，２ｃＳＩＤ回路３ａ，３ｂ，３ｃ，４ａ，４ｂ，４ｃバスバッファ５ａ，５ｂ，５ｃシリアルリンク回路６ａｓ６ｂ，６Ｃ調停回路ｌ９ＡＳ　ＢＳ　Ｃプリント板サーボ制御用モジュール７ａｓ７ｂ，７Ｃ８ａｓ８ｂ，８Ｃサーボ制御用副プロセッサ

Claims

【特許請求の範囲】

（１）ＮＣ制御用主プロセッサと、制御軸の数に応じて
設けられた複数個のサーボ制御用副プロセッサと、前記
ＮＣ制御用主プロセッサと前記サーボ制御用副プロセッ
サとの間に設けられたデータ交換用の複数個のＲＡＭと
を有する数値制御装置において、前記ＲＡＭ相互間でデータをシリアルに転送するシリア
ル転送手段を前記ＲＡＭ毎に設けたことを特徴とする数
値制御装置。
（２）前記ＲＡＭと、前記シリアル転送手段と、前記Ｎ
Ｃ制御用主プロセッサと、前記サーボ制御用副プロセッ
サとの間のアクセスを調停する調停回路とを集積化した
専用ＬＳＩを前記サーボ制御用副プロセッサ毎に設けた
ことを特徴とする特許請求の範囲第１項記載の数値制御
装置。
（３）前記サーボ制御用副プロセッサと、前記専用ＬＳ
Ｉと、各種データを格納するメモリと、サーボモータの
回転を制御するサーボ制御回路とが一つのモジュールと
して構成されることを特徴とする特許請求の範囲第２項
記載の数値制御装置。
（４）前記ＲＡＭの容量は約１６ビット×１２８ワード
であることを特徴とする特許請求の範囲第１項、第２項
又は第３項記載の数値制御装置。
（５）前記シリアル転送手段は、前記ＲＡＭのデータを読み出してそれ以外の他の前記Ｒ
ＡＭに前記データをシリアルに転送するデータ転送手段
と、前記データ転送手段にそれぞれ独立した識別番号を与え
る手段と、前記サーボ制御用副プロセッサへのタイマ割込み信号に
よって前記データ転送手段に起動をかける起動手段と、前記識別番号に応じて順番にデータ転送を実行する手段
とから構成されることを特徴とする特許請求の範囲第１
項記載の数値制御装置。