JPH03173273A - Synchronizing separator circuit - Google Patents
Synchronizing separator circuitInfo
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- JPH03173273A JPH03173273A JP31374989A JP31374989A JPH03173273A JP H03173273 A JPH03173273 A JP H03173273A JP 31374989 A JP31374989 A JP 31374989A JP 31374989 A JP31374989 A JP 31374989A JP H03173273 A JPH03173273 A JP H03173273A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はビデオ信号から同期信号を取シ出す同期分離
回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a synchronization separation circuit that extracts a synchronization signal from a video signal.
第３図は従来の同期分離回路の一例を示している。この
図において、ａはシンクチップクラ〉プ回路図、ｂはコ
ンパレータ部である。ビデオ信号は外付けのコンデンサ
Ｃ１を通してシンクチップクランプ部ａの端子ＩＫ人力
される。端子１でこのビデオ信号のシンクチップは定電
圧源ｖ１の電位（（Ｖｌとする）からトランジスタＱｌ
のベースエミッタ間電圧ｖｂ・だけ下がった電位にクラ
シブされる。FIG. 3 shows an example of a conventional synchronous separation circuit. In this figure, a is a sink chip clamp circuit diagram, and b is a comparator section. The video signal is input to the terminal IK of the sync chip clamp section a through an external capacitor C1. The sink chip for this video signal at terminal 1 is connected to the potential of the constant voltage source v1 ((defined as Vl) to the transistor Ql.
The potential is lowered by the base-emitter voltage vb.
クランプされたビデオ信号はエミッタホロワＱｚｆ通し
てコンパレータ部すのトランジスタＱ３のベースに人力
される。トランジスタＱ３とＱ４は差動対をナシ、コン
パレータを構成している。トランジスタＯ，ｓ 、 Ｑ
ａはそれぞれトランジスタＱ２ 、 Ｑｔと対をなし、
トランジスタＱ３とＱ４から成るコンパレータに人力さ
れるＤＣ電圧のオフセットをなくす働きをしている。定
電圧源■２の電位（Ｖｌとする）は、以下に示すように
ｖｔよりも少し高めに設定しておく。The clamped video signal is applied to the base of the transistor Q3 of the comparator section through the emitter follower Qzf. Transistors Q3 and Q4 constitute a comparator without forming a differential pair. Transistor O,s,Q
a are paired with transistors Q2 and Qt, respectively,
It functions to eliminate the offset of the DC voltage manually applied to the comparator consisting of transistors Q3 and Q4. The potential of the constant voltage source (2) (referred to as Vl) is set to be slightly higher than vt as shown below.
第４図（ａｌはトランジスタ０３およびＱ４のベース電
圧を同じグラフ上に示しである。この図でＱａのベース
電圧の波形であるビデオ信号において、シンクチップの
電位はＭｌからトランジスタＱｔ 、 Ｑ２のＶｂｅだ
け下がった電位（ｖｌ−２ｖｂ＠）となる。またトラン
ジスタＱ４のベース電圧はＶｌからトランジスタｏ６、
Ｑ５のｙｂ・だけ下がった電位（Ｖｌ −２ｖｂｓ
）となる。Figure 4 (al shows the base voltages of transistors 03 and Q4 on the same graph. In this figure, in the video signal which is the waveform of the base voltage of Qa, the potential of the sink chip changes from Ml to transistor Qt to Vbe of Q2. The potential is lowered by the amount (vl-2vb@).Furthermore, the base voltage of the transistor Q4 is lowered from Vl to the voltage of the transistor o6,
The potential of Q5 decreased by yb・ (Vl -2vbs
).
ｖｌの値はこのグラフにおいて０４のベース電圧がＱａ
のベース電圧波形における同期信号部の中央付近を横切
るように設定する。こうすることにより、Ｑ３ ノ／＜
−スミ圧がしきい値であるＱ４のベース電圧よりも低
くなった時すなわち同期信号が入力された時点でＱ３が
ＯＦＦとなり抵抗Ｒｒの電圧降下がなくなるので端子２
に分離された同期信号が出力される（第４図（ｂ））。The value of vl in this graph is that the base voltage of 04 is Qa
Set so that it crosses around the center of the synchronization signal part of the base voltage waveform. By doing this, Q3 ノ/<
- When the sumi pressure becomes lower than the base voltage of Q4, which is the threshold value, that is, when the synchronization signal is input, Q3 turns OFF and the voltage drop across the resistor Rr disappears, so the terminal 2
A synchronizing signal separated into two is output (FIG. 4(b)).
従来の同期分離回路は以上のように構成されているので
入力でれたビデオ信号の振幅が小さくなつ友時あるいは
ビデオ信号が垂直帰線消去期間にさしかかった時に、端
子１におけるシンクチップの電位がもち上がり、しきい
値であるＱ４のベース電圧がＱ３のベース電圧波形の同
期信号部を横切るマージンが少なくなり、同期分離が不
安定になるという問題点があった。Since the conventional sync separation circuit is configured as described above, when the amplitude of the input video signal becomes small or when the video signal enters the vertical blanking period, the potential of the sync tip at terminal 1 is There is a problem in that the margin for the base voltage of Q4, which is a threshold value, to cross the synchronization signal portion of the base voltage waveform of Q3 becomes small, and the synchronization separation becomes unstable.
この発明は上記のような問題点を解消するためになされ
たもので、安定した同期分離が行なわれる回路を得るこ
とを目的としている。This invention was made to solve the above-mentioned problems, and aims to provide a circuit that can perform stable synchronous separation.
この発明に係る同期分離回路は、ビデオ信号を基準電圧
１にクランプするシンクチップクランプ回路と、クラン
プされたビデオ信号の同期信号部分を増幅するアンプと
、基準電圧１よりも電位が少し高い基準電圧２をしきい
値とするコンパレータとを備えている。The sync separation circuit according to the present invention includes a sync chip clamp circuit that clamps a video signal to a reference voltage 1, an amplifier that amplifies a sync signal portion of the clamped video signal, and a reference voltage that is slightly higher in potential than the reference voltage 1. and a comparator with a threshold value of 2.
この発明における同期分離回路は、入力されたビデオ信
号をシンクチップクランプした後に、同期信号部分を増
幅し、同期信号を検出するしきい値に対するマージンを
広げることにより安定した同期分離をおこなえるように
している。The sync separation circuit of the present invention performs stable sync separation by amplifying the sync signal portion after sync chip clamping the input video signal and widening the margin for the threshold for detecting the sync signal. There is.
以下、この発明の一実施例を図について説明する。第１
図において、ａはシンクチップクランプ回路部、ｂはコ
ンパレータ部、Ｃはアンプ部である。ビデオ信号は外付
けのコンデンサＣ１を通してシンクチップクランプ部ａ
の端子１に人力される。An embodiment of the present invention will be described below with reference to the drawings. 1st
In the figure, a is a sync chip clamp circuit section, b is a comparator section, and C is an amplifier section. The video signal is passed through the external capacitor C1 to the sync chip clamp section a.
Human power is applied to terminal 1 of the
端子ｌでこのビデオ信部のシンクチップは定電圧源ｖ１
の電位（Ｖｌとする）からトランジスタＱｌのベースエ
ミッタ間電圧ｖｂ・だけ下かつ九電位にクランプされる
。クランプされたビデオ信号はエミッタホロワＱ２を通
してアンプ部０のトランジスタＱｓのベースに入力され
る。トランジスタＱｇ 、 Ｑｅおよび抵抗Ｒ２、Ｒ３
は差動アンプを構成している。トランジスタＱＩＯ、Ｑ
ｌｌはそれぞれトランジスタＱ２ 、 Ｑｓと対をなし
、差動アンプに入力されるＤｏ電圧のオフセットをなく
す働きをする。定電圧源■３の電位（ｖｓとする）は以
下に示すように、ビデオ信号の同期信号部分を増幅する
ように設定する。第２図ｔａ＋はトランジスタＱ８およ
びＱ９のベース電圧を同じグラフ上に示しである。この
図でＱ＋のベース電圧の波形であるビデオ信号において
、シンクチップの電位は（ｖｌ−２ｖｂｓ ）にクラン
プされている。またＱ９のベース電圧は（Ｖ３−２１／
ｂ・）である。ｖ３の値はこの図においてＱ９のベース
電圧がＱｓ＋のベース電圧波形の同期信号部の中央付近
を横切るように設定する。差動アンプの増幅率は大きめ
に設定し、入力されたビデオ信号が出力される際に波形
の上部はつぶれ、Ｑｓのベース電圧（Ｖ３−２７１）・
）を中心として同期信号部分だけが増幅されるようにし
て抵抗Ｒ２、Ｒ３の値を選ぶ。このようにして増Ｍされ
たビデオ信号は、エミッタホロワＱ１２を通してコンパ
レータ部すのトランジスタＱ３のベースに入力される。At terminal l, the sync chip of this video signal section is connected to a constant voltage source v1.
It is clamped to a potential of 9, which is lower than the potential (denoted as Vl) by the base-emitter voltage vb· of the transistor Ql. The clamped video signal is input to the base of the transistor Qs of the amplifier section 0 through the emitter follower Q2. Transistors Qg, Qe and resistors R2, R3
constitutes a differential amplifier. Transistor QIO, Q
ll form a pair with transistors Q2 and Qs, respectively, and serve to eliminate the offset of the Do voltage input to the differential amplifier. The potential (referred to as vs) of the constant voltage source 3 is set so as to amplify the synchronizing signal portion of the video signal, as shown below. FIG. 2 ta+ shows the base voltages of transistors Q8 and Q9 on the same graph. In this figure, in the video signal which is the waveform of the base voltage of Q+, the potential of the sync tip is clamped to (vl-2vbs). Also, the base voltage of Q9 is (V3-21/
b.). In this figure, the value of v3 is set so that the base voltage of Q9 crosses near the center of the synchronization signal portion of the base voltage waveform of Qs+. The amplification factor of the differential amplifier is set to a large value, and when the input video signal is output, the upper part of the waveform is crushed, and the base voltage of Qs (V3-271)
), the values of resistors R2 and R3 are selected so that only the synchronizing signal portion is amplified. The video signal multiplied in this manner is input to the base of the transistor Q3 of the comparator section through the emitter follower Q12.
トランジスタＱ３とＱ４は差動対をなし、コンパレータ
を構成している。トランジスタＱ７はトランジスタＱ１
２と対をなし、トランジスタＱ３とＱ４から成るコンパ
レータに入力されるＤＣ電圧のオフセットをなくす働き
をしている。定電圧源ｖ２の電位（Ｖ２とする）は次の
ように設定する。第２図（ｂｌはトランジスタＱ３およ
びＱ４のベース電圧を同じグラフ上に示しである。この
図でＱ４のベース電圧（ｖ２− ｖｂ・）はＱ３のベー
ス電圧波形の同期信号部の中央付近を横切るように設定
する。こうすることによりＱ３のベース電位がコンパレ
ータのしきい値であるＱ４のベース電位よシも低くなっ
た時にＱ３がＯＦＦとなり抵抗Ｒ１の電圧降下がなくな
るので、端子２には分離され、た同期信号が出力される
（第２図（Ｃ））。Transistors Q3 and Q4 form a differential pair and constitute a comparator. Transistor Q7 is transistor Q1
It forms a pair with transistors Q3 and Q4, and functions to eliminate the offset of the DC voltage input to the comparator made up of transistors Q3 and Q4. The potential of the constant voltage source v2 (referred to as V2) is set as follows. Figure 2 (bl shows the base voltages of transistors Q3 and Q4 on the same graph. In this figure, the base voltage of Q4 (v2 - vb) crosses around the center of the sync signal part of the base voltage waveform of Q3. By doing this, when the base potential of Q3 becomes lower than the base potential of Q4, which is the threshold of the comparator, Q3 turns OFF and there is no voltage drop across resistor R1, so there is no isolation at terminal 2. and a synchronization signal is output (FIG. 2(C)).
以上のように、この発明によれば第２図（ｂｌのように
増幅された同期信号部の中央付近をコンパレータのしき
い値が横切るのでマージンが大きく、安定した同期分離
が可能である。As described above, according to the present invention, since the threshold value of the comparator crosses the vicinity of the center of the amplified synchronization signal portion as shown in FIG. 2 (bl), the margin is large and stable synchronization separation is possible.
第１図はこの発明の一実施例を示す回路図、第２図ｔａ
＋〜（Ｃ１は第１図の回路の動作を説明するためのもの
で、（ａｌはトランジスタＱ８ 、 Ｑ９のベース電圧
を示す図、（ｂｌはトランジスタＱ３ 、 Ｑａのベー
ス電圧を示す図、（Ｃ）は端子２の電圧を示す図である
。第３図は従来の同期分離回路を示す図、第４図（ａｌ
（ｂｌはその回路の動作を説明するためのもので、（ａ
）はトランジスタＱ３１ Ｃ４のベース電圧を示す図、
（ｂ）は端子２の電圧を示す図である。
各図において、１，２は端子、 ＯｘはコンデンサＲ１
−Ｒ３は抵抗、Ｑｌ−Ｃ１２はトランジスタ、ｖｌ〜Ｖ
３は定電圧源、ａはシンクチップクランプ部、ｂはコン
パレータ部、Ｃはアンプ部である。
なお、図中、同−寸分は同一 又は相当部分を示す。Figure 1 is a circuit diagram showing an embodiment of the present invention, Figure 2 is a circuit diagram showing an embodiment of the present invention.
+~(C1 is for explaining the operation of the circuit in FIG. 1, (al is a diagram showing the base voltage of transistors Q8 and Q9, (bl is a diagram showing the base voltage of transistors Q3 and Qa, (C ) is a diagram showing the voltage at terminal 2. FIG. 3 is a diagram showing a conventional synchronous separation circuit, and FIG. 4 (al
(bl is for explaining the operation of the circuit, (a
) is a diagram showing the base voltage of transistor Q31 C4,
(b) is a diagram showing the voltage at terminal 2. In each figure, 1 and 2 are terminals, Ox is capacitor R1
-R3 is a resistor, Ql-C12 is a transistor, vl~V
3 is a constant voltage source, a is a sync chip clamp section, b is a comparator section, and C is an amplifier section. In addition, in the figures, the same dimensions indicate the same or equivalent parts.
Claims (1)
ランク回路と、クランプされたビデオ信号の同期信号部
分を増幅するアンプと、基準電圧１よりも電位が少し高
い基準電圧２をしきい値とする同期分離回路。A sync chip crank circuit that clamps the video signal to reference voltage 1, an amplifier that amplifies the sync signal part of the clamped video signal, and sync separation that uses reference voltage 2, which has a slightly higher potential than reference voltage 1, as a threshold. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31374989A JPH03173273A (en) | 1989-12-01 | 1989-12-01 | Synchronizing separator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31374989A JPH03173273A (en) | 1989-12-01 | 1989-12-01 | Synchronizing separator circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03173273A true JPH03173273A (en) | 1991-07-26 |
Family
ID=18045069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31374989A Pending JPH03173273A (en) | 1989-12-01 | 1989-12-01 | Synchronizing separator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03173273A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6972803B2 (en) | 2003-09-10 | 2005-12-06 | Gennum Corporation | Video signal format detector and generator system and method |
| US8856646B2 (en) | 2001-12-18 | 2014-10-07 | Caldvor Acquisitions Ltd., Llc | Asset transition project management |
-
1989
- 1989-12-01 JP JP31374989A patent/JPH03173273A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8856646B2 (en) | 2001-12-18 | 2014-10-07 | Caldvor Acquisitions Ltd., Llc | Asset transition project management |
| US9348914B2 (en) | 2001-12-18 | 2016-05-24 | Caldvor Acquisitions Ltd., Llc | Web-based asset management |
| US6972803B2 (en) | 2003-09-10 | 2005-12-06 | Gennum Corporation | Video signal format detector and generator system and method |
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