JPS6139780A - Automatic gain control circuit - Google Patents
Automatic gain control circuitInfo
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- JPS6139780A JPS6139780A JP15893684A JP15893684A JPS6139780A JP S6139780 A JPS6139780 A JP S6139780A JP 15893684 A JP15893684 A JP 15893684A JP 15893684 A JP15893684 A JP 15893684A JP S6139780 A JPS6139780 A JP S6139780A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、先頭値形とキード形の利得制御動作を複合
的に行なう自動利得制御回路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an automatic gain control circuit that performs a combination of leading value type and keyed type gain control operations.
従来の技術 □
テレビジョン受像機やビデオチーブレコーダ等には、入
力信号である受信電波や再生RF信号の強弱に関係なく
一定のコントラストをもった画像が得られるよう、例え
ば第3図に示す如き、自動利得制御回路(AG+:4回
路)■が設けられている。Conventional technology □ Television receivers, video recorders, etc. are equipped with a system such as the one shown in Figure 3, so that images with a constant contrast can be obtained regardless of the strength of input signals, such as received radio waves or reproduced RF signals. , automatic gain control circuit (AG+: 4 circuits) (2) are provided.
この自動利得制御回路1は、高周波増幅回路や中間周波
増幅回路等のアンプ回路2に印加する制御電圧を発生す
る検波回路3として、先頭値形とキード型を複合したも
のを用いている。アンプ回路2の出力である複合映像信
号は、輝度色度分離回路4にて輝度信号のみ分離され、
結合コンデンサCを介して接続されたクランプ回路5に
て同期先端をクランプしたのち、検波回路3に供給する
ようにしている。This automatic gain control circuit 1 uses a combination of a leading value type and a keyed type as a detection circuit 3 that generates a control voltage to be applied to an amplifier circuit 2 such as a high frequency amplifier circuit or an intermediate frequency amplifier circuit. The composite video signal which is the output of the amplifier circuit 2 is separated into only the luminance signal by the luminance/chromaticity separation circuit 4.
After the synchronous tip is clamped by a clamp circuit 5 connected via a coupling capacitor C, the signal is supplied to the detection circuit 3.
この従来の検波回路3は、先頭値形とキード形の各利得
制御動作に対応して、2個の比較回路6゜7が設けてあ
り、これらの比較回路6,7の出力は、バーストゲート
パルスにより切り換わるスイッチ8を介して、制御電圧
としてアンプ回路2に選択的に供給される。なお、スイ
ッチ8とアンプ回路2の間には、急激な入力変化に対応
できるよう、時定数回路9が接続してあり、先頭値形に
対応する比較回路6は、輝度信号が基準値の140%を
越える過大入力に対して動作し、キード形の比較回路7
は、ペデスタルレベルを基準にした振幅比較により、1
同期信号を一定振幅となるように動作設定される。This conventional detection circuit 3 is provided with two comparison circuits 6 and 7 corresponding to each of the leading value type and keyed type gain control operations, and the outputs of these comparison circuits 6 and 7 are connected to the burst gate. It is selectively supplied to the amplifier circuit 2 as a control voltage via a switch 8 which is switched by a pulse. Note that a time constant circuit 9 is connected between the switch 8 and the amplifier circuit 2 in order to cope with sudden input changes, and the comparison circuit 6 corresponding to the leading value type detects that the luminance signal is 140% of the reference value. Keyed type comparator circuit 7 operates against excessive input exceeding %.
is 1 by comparing the amplitude based on the pedestal level.
The operation is set so that the synchronization signal has a constant amplitude.
発明が解決しようとする問題点
−F記従来の自動利得制御回路1は、先頭値形とキード
形の各利得制御動作に対応して、それぞれ比較回路6,
7を必要としており、このだめ回路構成が複雑化しやす
く、さらにクランプ回路5におけるクランプ電圧の変動
が、比較回路6,7の比較入力の変動となり、正確な利
得制御が期し難く、また比較回路6,7の後段で信号の
切り換えを行なうため、信号の伝送ロスを生じやすい等
の問題点があった。Problems to be Solved by the Invention - F The conventional automatic gain control circuit 1 has comparator circuits 6, 6 and 6, respectively, corresponding to the leading value type and keyed type gain control operations.
7, which tends to complicate the circuit configuration.Furthermore, fluctuations in the clamp voltage in the clamp circuit 5 result in fluctuations in the comparison inputs of the comparator circuits 6 and 7, making it difficult to achieve accurate gain control. , 7, the signals are switched at a later stage, which causes problems such as signal transmission loss.
問題点を解決するだめの手段
この発明は、上記問題点を解決したものであり、輝度信
号の波高値と同期信号の波高値の一方を基準値と比較し
て利得制御出力を取り出す比較手段を有し、前記利得制
御出力に応じて先頭値形とキード形の利得制御動作を複
合的に行なう自動利得制御回路において、同門先端が所
定のクランプ電圧にクランプされた輝度信号がベースに
印加される第1のトランジスタと、前記クランプ電圧が
ベースに印すロされる第2、第3のトランジスタと前記
第1、第2及び第1、第3のトランジスタのエミッタど
うしを接続する抵抗回路と印加されるバーストゲートパ
ルスに応じて前記第2、第3のトランジスタの各コレク
タ出力を選択的に取出して前記利得制御出力として前記
比較手段に与えるスイッチ回路とを具備したことを特徴
とする自動利得制御回路を要旨とするものである。Means for Solving the Problems The present invention solves the above problems, and provides comparison means for extracting a gain control output by comparing either the peak value of the luminance signal or the peak value of the synchronization signal with a reference value. In an automatic gain control circuit that performs a combination of leading value type and keyed type gain control operations according to the gain control output, a luminance signal whose leading end is clamped to a predetermined clamp voltage is applied to the base. a first transistor, a second and third transistor to which the clamp voltage is applied to the base, and a resistor circuit connecting the emitters of the first, second and first and third transistors; an automatic gain control circuit comprising: a switch circuit that selectively takes out respective collector outputs of the second and third transistors in response to a burst gate pulse and supplies the outputs of the collectors of the second and third transistors to the comparison means as the gain control outputs; The main points are as follows.
作用
この発明は、先頭値形とキード形の両方の利得制御動作
に共通に用いた比較回路に対し、比較入力として供給す
る輝度信号を、パーストゲート期間と、そうでない期間
とで利得の異なる差動アンプ回路によって増幅する。Effect of the Invention This invention provides a luminance signal to be supplied as a comparison input to a comparator circuit commonly used for both leading value type and keyed type gain control operations, by calculating the difference in gain between the burst gate period and the non-purst gate period. amplified by a dynamic amplifier circuit.
実施例
以下この発明の実施例について、図面を参照して説明す
る。第1図は、この発明の自動利得制御回路の一実施例
を示す回路構成図及び要部回路図である。なお第1図、
第3図と同一構成部分には同一符号が付しである。EXAMPLES Hereinafter, examples of the present invention will be described with reference to the drawings. FIG. 1 is a circuit configuration diagram and a main part circuit diagram showing an embodiment of an automatic gain control circuit of the present invention. Furthermore, Figure 1,
Components that are the same as those in FIG. 3 are given the same reference numerals.
第1図中、自動利得制御回路11は、キード形と先頭値
形の各自動利得制御動作を複合的に行なうものであり、
単一比較回路12により上記2種類の自動利得制御動作
が可能である。輝度・色度分離回路4と比較回路12の
臀転入力端子の間にはアンプゲインの異なる差動アンプ
回路13が接続しである。との差動アンプ回路13はエ
ミッタホロワの第1のトランジスタQIとベース接地型
の第2、第3のトランジスタQ2.Q3のそれぞれのエ
ミッタの
とトランジスタQlのエミッタ間に抵抗R1または△
抵抗R2を介在して接続されている。トランジスタQ2
.Q3のコレクタと電源700間には夫々抵抗R3また
は抵抗R4を介して接続されている。ここで抵抗R3と
R4は同一の抵抗値のものを用いる。クランプ回路5に
よう不クランプされた輝度信号のクランプ電圧をvc1
輝度信号の振幅をEYとするとBy+Vaの電圧が第1
のトランジスタQ1のベースに印加される。トランジス
タQ2.Q3のベースにはクランプ回路5のクランプ電
圧VCを印加しである。In FIG. 1, an automatic gain control circuit 11 performs a keyed type automatic gain control operation and a leading value type automatic gain control operation in a composite manner.
The single comparator circuit 12 allows the above two types of automatic gain control operations. A differential amplifier circuit 13 having different amplifier gains is connected between the luminance/chromaticity separation circuit 4 and the rotation input terminal of the comparison circuit 12. The differential amplifier circuit 13 includes a first emitter follower transistor QI and a common base type second and third transistors Q2 . A resistor R1 or a resistor R2 is connected between each emitter of the transistor Q3 and the emitter of the transistor Ql. Transistor Q2
.. The collector of Q3 and the power supply 700 are connected via a resistor R3 or a resistor R4, respectively. Here, resistors R3 and R4 have the same resistance value. The clamp voltage of the unclamped luminance signal in the clamp circuit 5 is set to vc1.
If the amplitude of the luminance signal is EY, then the voltage of By+Va is the first
is applied to the base of transistor Q1. Transistor Q2. The clamp voltage VC of the clamp circuit 5 is applied to the base of Q3.
このため、トランジスタ導通時におけるペースエミッタ
間電圧をVBFiとすれば、トランジスタQ+のエミッ
タ電圧はEy + Vc −VBEであり、トランジス
タQ2.Q3のエミッタ電圧はvc−VBFiとなる。Therefore, if the pace emitter voltage when the transistor is conductive is VBFi, the emitter voltage of the transistor Q+ is Ey + Vc - VBE, and the emitter voltage of the transistor Q2. The emitter voltage of Q3 becomes vc-VBFi.
従って抵抗R,,R2の両端には輝度信号EYのみが印
加されトランジスタQ2のエミッタ抵抗R6にはEY/
R,なる電流が流れ込むことになる。一方トランジスタ
Q3のエミッタ抵抗R5にはEY/R2なる電流が流れ
込むことにな−る。ここでQ3 、 Q2のエミッタと
グランド間を接続する抵抗R5,R6の抵抗値を同一と
することにより、トランジスタQ2とQ3のコレクタに
は同電圧でクランプされ利得の異なる輝度信号が得られ
る。Therefore, only the luminance signal EY is applied to both ends of the resistors R, , R2, and the emitter resistor R6 of the transistor Q2 receives EY/
A current of R will flow. On the other hand, a current EY/R2 flows into the emitter resistor R5 of the transistor Q3. By setting the resistance values of the resistors R5 and R6 that connect the emitters of Q3 and Q2 to the ground to be the same, the collectors of the transistors Q2 and Q3 are clamped at the same voltage and luminance signals with different gains can be obtained.
トランジスタQ2の出力は
Ey ユR4/R1+Vcc −(’、 R4/R6)
・(Va−VBg )となりトランジスタQ3の出力
は
EY−R3/R2+Vcc−(R3/R5)・(vc−
vBE)となる。The output of transistor Q2 is Ey R4/R1+Vcc - (', R4/R6)
・(Va-VBg), and the output of transistor Q3 is EY-R3/R2+Vcc-(R3/R5)・(vc-
vBE).
ここでVOOは電源電圧である。ここでR3=R4。Here, VOO is the power supply voltage. Here R3=R4.
R5−R6よりトランジスタQ2の出力はEy 6R3
/Rt+Vcc−(R3/R5) 6(VC−VBK)
トランジスタQ3の出力は
Ey ・Ra/R2+Vcc−(R3/R5) ・(V
a−VBE )となる。From R5-R6, the output of transistor Q2 is Ey 6R3
/Rt+Vcc-(R3/R5) 6(VC-VBK)
The output of transistor Q3 is Ey ・Ra/R2+Vcc-(R3/R5) ・(V
a-VBE).
ところで単一比較回路120反転入力端子には ゛パ
ーストゲート期間とそうでないときで利得の異 ′な
る輝度信号が入力される。パーストゲート期間 ゛にト
ランジスタQ2のコレクタ出力が印加され、そ□′れ以
外の期間ではトランジスタQ3のコレクタ出力が印加さ
れるとするとパーストゲート期間での利得がEY −R
3/R,それ以外でEY −R3/R2となる。Incidentally, the inverting input terminal of the single comparator circuit 120 receives a luminance signal having a different gain depending on the burst gate period and other periods. If the collector output of transistor Q2 is applied during the burst gate period ゛, and the collector output of transistor Q3 is applied during periods other than □', then the gain during the burst gate period is EY -R.
3/R, otherwise EY -R3/R2.
このときに同期先端でのDC電位は変化しない。At this time, the DC potential at the synchronization tip does not change.
さらにR1〈R2と設定し、トランジスタQ2の利得を
トランジスタQ3の利得より大きくする。Furthermore, R1<R2 is set, and the gain of transistor Q2 is made larger than the gain of transistor Q3.
ここで各部の波形を第2図に示す。(a)にQ+の入力
電圧(b)に比較回路120反転入力電圧(C)にバー
ストゲートパルスを示す。比較回路13の同相入力電圧
をVaとするとバーストゲートパルス期間では、ペディ
スクル部の電圧が設定値vaになるようにループが働き
結果として同期信号のレベルが一定となる。Here, the waveforms of each part are shown in FIG. (a) shows a burst gate pulse at the input voltage of Q+ (b) and the inverted input voltage (C) of the comparator circuit 120. When the common-mode input voltage of the comparison circuit 13 is Va, a loop operates so that the voltage of the pedicle section becomes the set value va during the burst gate pulse period, and as a result, the level of the synchronization signal becomes constant.
同期信号がつぶれていたり、規定の入力を超える映像信
号が入力されるとバーストゲートパルス期間外で映像信
号部の電圧が設定値Vaより大きくなり、先頭値形の利
得制御回路でアンプ回路2の利得を下げる。ここで前記
のトランジスタQ2゜Q3の利得差により7外頭値形の
利得制御回路が働1:
く規定レベルを決め゛るどとができる。If the synchronization signal is distorted or a video signal exceeding the specified input is input, the voltage of the video signal section will become larger than the set value Va outside the burst gate pulse period, and the gain control circuit of the leading value type will override the amplifier circuit 2. lower the gain. Here, the gain control circuit of the 7-value type can operate and determine the specified level based on the gain difference between the transistors Q2 and Q3.
発明の詳細
な説明したように、この発明によれば、エミッタどうし
が抵抗で接続された差動アンプ対により、同期先端を基
準に輝度信号を増幅し、パーストゲート期間とそうでな
い期間とで、利得の違う差動アンプを用いる構成とした
から、比較の基準、となる基準値が固定された比較回路
1個で、先頭値形とキード形の利得制御動作を複合的に
行うことができ、しかも輝度信号をクランプするのに用
いられるクランプ電圧が変動した場合でも、比較回路の
比較入力が変動することなく、従って正確な利得制御が
可能である。゛As described in detail, according to the present invention, a luminance signal is amplified with the synchronization tip as a reference using a differential amplifier pair whose emitters are connected to each other by a resistor, and the luminance signal is amplified during the burst gate period and during the non-burst gate period. Since the configuration uses differential amplifiers with different gains, a single comparator circuit with a fixed standard value for comparison can perform a combination of leading value type and keyed type gain control operations. Furthermore, even if the clamp voltage used to clamp the luminance signal fluctuates, the comparison input of the comparator circuit does not fluctuate, so accurate gain control is possible.゛
第1図は、この発明の自動利得制御回路の一実施例を示
す回路構成図及び要部回路図、第2図はその各部の信号
波形図、第3図は従、来の利得制御回路の一例を示す回
路構成図デある。
5・・・クランプ回路、11・・・自動利得制御回路、
12・・・比較手段、13・・・差動アンプ回路、Q+
・・・第1のトランジスタ、Q2・・・第2のトランジ
スタ、Q3・・・第3のトランジスタ、8・・・スイッ
チ回路。FIG. 1 is a circuit configuration diagram and main part circuit diagram showing an embodiment of the automatic gain control circuit of the present invention, FIG. 2 is a signal waveform diagram of each part thereof, and FIG. 3 is a diagram of a conventional gain control circuit. There is a circuit configuration diagram showing an example. 5... Clamp circuit, 11... Automatic gain control circuit,
12... Comparison means, 13... Differential amplifier circuit, Q+
...first transistor, Q2...second transistor, Q3...third transistor, 8...switch circuit.
Claims (1)
と比較して利得制御出力を取出す比較手段を有し、前記
利得制御出力に応じて先頭値形とキード形の利得制御動
作を複合的に行なう自動利得制御回路において、同期先
端が所定のクランプ電圧にクランプされた輝度信号がベ
ースに印加される第1のトランジスタと、前記クランプ
電圧がベースに印加される第2、第3のトランジスタと
、前記第1、第2及び第1、第3のトランジスタのエミ
ッタどうしを接続する抵抗回路と印加されるバーストゲ
ートパルスに応じて前記第2、第3のトランジスタの各
コレクタ出力を選択的に取出して前記利得制御出力とし
て前記比較手段に与えるスイッチ回路とを具備したこと
を特徴とする自動利得制御回路。Comparing means compares one of the peak value of the luminance signal and the peak value of the synchronization signal with a reference value to obtain a gain control output, and performs leading value type and keyed type gain control operations in accordance with the gain control output. In a composite automatic gain control circuit, a first transistor to which a luminance signal whose synchronization tip is clamped to a predetermined clamp voltage is applied to the base, and second and third transistors to which the clamp voltage is applied to the base. a resistor circuit connecting the transistors and the emitters of the first, second, and first and third transistors; and selectively controlling the respective collector outputs of the second and third transistors in response to a burst gate pulse applied. an automatic gain control circuit comprising: a switch circuit which extracts the output from the gain control output and supplies it to the comparison means as the gain control output.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15893684A JPS6139780A (en) | 1984-07-31 | 1984-07-31 | Automatic gain control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15893684A JPS6139780A (en) | 1984-07-31 | 1984-07-31 | Automatic gain control circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6139780A true JPS6139780A (en) | 1986-02-25 |
Family
ID=15682575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15893684A Pending JPS6139780A (en) | 1984-07-31 | 1984-07-31 | Automatic gain control circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6139780A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4994756A (en) * | 1987-05-02 | 1991-02-19 | U.S. Philips Corporation | Circuit arrangement for amplifying a television signal |
US5546136A (en) * | 1993-02-19 | 1996-08-13 | Fujitsu Limited | Information processing unit for modifying gain in a frequency band of a video signal |
-
1984
- 1984-07-31 JP JP15893684A patent/JPS6139780A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4994756A (en) * | 1987-05-02 | 1991-02-19 | U.S. Philips Corporation | Circuit arrangement for amplifying a television signal |
US5546136A (en) * | 1993-02-19 | 1996-08-13 | Fujitsu Limited | Information processing unit for modifying gain in a frequency band of a video signal |
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