JPH03166636A - プログラマブル論理集積回路装置、その電源機器及びその電源供給方法 - Google Patents

プログラマブル論理集積回路装置、その電源機器及びその電源供給方法

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JPH03166636A
JPH03166636A JP2257592A JP25759290A JPH03166636A JP H03166636 A JPH03166636 A JP H03166636A JP 2257592 A JP2257592 A JP 2257592A JP 25759290 A JP25759290 A JP 25759290A JP H03166636 A JPH03166636 A JP H03166636A
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power supply
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logic integrated
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Randy C Steele
ランディ・チャールズ・スティール
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般的にＳ積回路装置に関するもので、特
に、プログラマブル論理集積回路装置に関するものであ
る。
［従来の技術］ プログラマブル論理集積回路装置は、その融通性のため
にエレクトロニクス産業においてますます一般的になっ
てきている。この装置は、標準設計を有する集積回路チ
ップを、ユーザーに、その所望論理機能を実行するよう
に構或させる。多数の異なる論埋１ａ能を実行する標準
設計の利用は、注文設計に比べて、論理ゲート当りの価
格を一段と下げ、特に小型の装置の価格を下げている。
もし、変更や更新がプログラムされた論理機能に必要な
らば、いくつかのタイプの装置は再プログラムすること
ができる。
ワンタイム（ｏｎｅ　　ｔｉｍｅ）・プログラマブル論
ｆ！！！集積回路装置は非常に普通のものである。
ユーザーは、この装置をプログラムできるか、又は半導
体工場における生産過程の後でプログラムされた装置を
もつことができる．そのような装置は低コストであるが
、再プログラムすることができない。典型的なワンタイ
ム・プログラマブル論埋集積回路装置は最終の金属マス
クや可溶性リンクを用いてプログラムされる． 再プログラマブル装置は、構或情報（ｃｏｎｆｉｇｕｒ
ａｔｉｏｎ　　ｉｎｆｏｒｍａｔｉｏｎ）を保持するた
めに不揮発性メモリとして用いる。
この情報は、装置によって実行された論理８ｌ能を定義
するために用いられ、また、入力及び出力バッファを構
或するために用いられる。そのような装置を製造するた
めに普通に用いられた技術は、構成情報の記憶のために
ＥＰＲＯＭ及びＥＥＰＲＯＭを用いる。ＥＰＲＯＭは紫
外光に露光されることにより消去されるので、システム
から集積回路を物理的に移動することなしに再プログラ
ムすることが難しい。ＥＥＰＲＯＭは再プログラムする
ことが容易であるが、しかし、まだ、再プログラミング
過程を実行するために適当な外部回路において特別なプ
ログラミング電圧の使用を必要とする，ＥＰＲＯＭ及び
ＥＥＰＲＯＭの両方の再プログラミングと試験は比較的
ゆっくりである。
集積回路の二三の設計は、構成情報を記憶するためのス
タテック・ランダム・アクセス・メモリ（ＳＲＡＭ）を
利用する。論理機能を実行するＲＡＭの利用は従来から
周知である。プログラマブル論理集積回路装置にＳＲＡ
Ｍを用いるための技術は、スイッチング・マトリックス
により相互に連結されたＳＲＡＭブロックのアレイを提
供することである。スイッチング・マトリックスもプロ
グラム可能であり、当該装置のいろいろな部分への信号
を切り換えるのに用いられる。
プログラマブル論理集積回路装置に基づいたＳＲＡＭの
利用に関する重大な問題は、プログラマブル論理集積回
路装置を含むシステムがパワーアップされているときは
いつでも、当該装置が構戒されていなければならないと
いう事実である．このことは、プログラマブル論理集積
回路装置に基づいたＳＲＡＭを含むシステムが構成情報
を記憶するための或る種の外部不揮発性メモリを含み、
また、不揮発性メモリからパワーアップ中のプログラマ
ブル論埋集積回路装置へ、そのような構成情報を再ロー
デングするためのメカニズムを含むということを必要と
する。当該装置は、システムの設備を使用するように準
備した後ではプログラムすることを保持できない。
不揮発性メモリ装置の構成保持特性を持つ論理に基づ（
ＳＲＡＭの融通性を提供するプログラマブル論理集積回
路装置を提供することが望まれる．したがって、論理機
能を実行するためのランダム・アクセス・メモリを利用
するプログラマブル論理集積回路装置を提供することが
本発明の目的である． さらに、電源が４Ａ積回路装置に供給されていることを
必要とすることなく構成情報を保持するそのようなプロ
グラマブル論理集積回路装置を提供することがまた本発
明の目的である． ［発明の要点］ したがって、本発明によれば、プログラマブル論理集積
回路装置は、構成情報を保持するためのＳＲＡＭのよう
な揮発性メモリ素子を利用する．供給入力端子における
電圧の低下を検出するために装置の一部として或る回路
が提供される。電圧低下が検出された時、ユニットとし
てプログラマブル論理集積回路装置に実装されたバック
アップ電源がプログラマブル論埋４Ａ積回路装置に接続
される．バックアップ電源は、装置の、横成情報を含ん
でいる揮発性メモリ素子を有する部分のみへ電圧を供給
するのに使用される。バックアップ電源は装置の入力及
び出力バッファに供給されない．その結果、プログラマ
ブル論理４Ａ積回路装置の外部で起こり得る事象のため
に、バックアップ電源に過剰な負荷がかかるのが防止さ
れる．この発明の特徴と信じられる新規な特色が添付し
た特許請求の範囲に述べられている。しかしながら、好
ましい実施例、別の目的及びその利点はもちろん、発明
そのものは、添付されている図面と共に読むときに以下
の実施例の詳細な説明を参照することにより、最もよく
理解されるだろう．［実施例］ 第１図は、プログラマブル論理集積回路装置において使
用するのに最適なマクロセルすなわち論理ブロック１０
のブロック図を示す。複数のマクロセル１０は、第２図
により詳細に示されているように、単一のプログラマブ
ル論理！積回路装置に典型的に使用されている． マクロセル■０は、入力線１４に現れた入力を復号する
ための列復号器１２を含んでいる．ｎ本の入力線１４が
あり、列復号器１２は列に対応する各出力線として、２
″本の出力線ｌ６を有している．１本の出力線１６のみ
が、入力線１４から列復号器ｌ２に渡されたビットパタ
ーンによって決定されたアクティブな出力線として、あ
る時点でアクティブになる． １行のＳＲＡＭ１８は２″ビットを含んでいる。
センス増幅器すなわち読み出し増幅器２０はＳＲＡＭ１
８に接続され、線２２に１ビットのデータ出力信号を発
生する。センス増幅器２０に結合されるべき位置にある
ＳＲＡＭ１８は、従来から知られているように、アクテ
ィブな列の出力線１６の一致により決定される． 入力線１４の復号化は論理積（ＡＮＤ）ｆｉ能を提供し
、一方、ＳＲＡＭ１８の各位置に記憶された論理状態は
論理和（ＯＲ）ＩＩ能を提供する。したがって、Ｓ　Ｒ
ＡＭ　１　８へ格納されたデータは、所望の論理機能を
奏するようにマクロセル１０をプログラミングする機能
を実行する。第１図は単一ビットの出力を発生するＳＲ
ＡＭを示すが、その代わりに複数ビットの出力を発生す
るものを使用することができる．その上、もし所望なら
ば、単一のマクロセル１０は、各々が関連した列復号器
１２を有する複数のＳＲＡＭ１８を含むことができる．
これらの技術を単独で又は組み合わせて用いることは、
複数の出力ビットを有するマクロセル１０を提供する．
所望ならば、他の組み合わせ及び順序論理素子（図示し
ない）は、複数の出力マクロセルに含まれることができ
る．第２図を参照すると、マクロセルが組み込まれたプ
ログラマブル論埋集積回路装置の一部が示されている。
６個の同一のマクロセル３ｏ〜３５は、各々ｎ本の入力
線とｍ本の出力線を有する。マクロセル３０〜３５はプ
ログラマブル・スイッチング・マトリックス（ＰＳＭ）
３６〜４６によってお互いに接続されている。各プログ
ラマブル・スイッチング・マトリックスは、お互いに信
号線を結合する転送ゲートを含んでいる．各プログラマ
ブル・スイッチング・マトリックスは、各マクロセルヘ
入力線と各マクロセルがらの出力線に加えて内部を通過
するｋ本の信号線を有する。これら横方向の転送線は１
つのプログラマブル・スイッチング・マトリックスから
別のプログラマブル・スイッチング・マトリックスへ信
号を通し、この信号を物理的に隣接していない装置部分
間で転送させる． プログラマブル・スイッチング・マトリックス３７はオ
フチップ（ｏｆｆ　　ｃｈｉｐ）がら発生された入力信
号を受信し、プログラマブル・スイッチング・マトリッ
クス４５は出力信号をオフチップヘ供給する．入力線及
び出力線は両方共、第３図について述べるように、バッ
ファされることが望ましい６ 様々なプログラマブル・スイッチング・マトリックスを
通る経路を定められる信号線は方向性がない、それで信
号は色々な方向にプログラマブル・スイッチング・マト
リックスを通過する．例えば、マクロセル３１からの出
力信号は、プログラマブル・スイッチング・マトリック
ス４１を通ってマクロセル３４のへ入り、あるいは隣接
するプログラマブル・スイッチング・マトリックス４ｏ
及び４２へ入ることができる．別の例では、マクロセル
３４からの出力信号は、プログラマブル・スイッチング
・マトリックス４゛５、４６、４３及び３８をこの順序
で通ることによりマクロセル３２への入力信号として用
いられることができる．別な経路は、プログラマブル・
スイッチング・マトリックス４５、４４、３９、３６、
３７、３８及びマクロセル３２である． 各プログラマブル・スイッチング・マトリックス内部で
実行されるスイッチングは、そこに含まれた複数の楕戒
ビット（ｃｏｎｆ　ｉ　ｇｕｒａｔ　ｉｏｎ　　ｂｉｔ
）によって定められる。これらの構成ビットは、各プロ
グラマブル・スイッチング・マトリックスの一部分とし
て含まれた小さいＳＲＡＭに記憶されている．装置上の
信号経路は、各プログラマブル・スイッチング・マトリ
ックスに関連したメモリを再プログラミングするだけで
変更することができる。プログラマブル・スイッチング
・マトリックスは従来から知られており、例えばジリン
クス（Ｘｉｌｉｎｘ）社がら入手できる部品番号ＸＣ２
０６４及びＸＣ２０１８に見いだすことができる． 第３図を参照すると、プログラマブル論理集積回路装置
６０は構成ＳＲＡＭ６２を含んでいる．この楕戒ＳＲＡ
Ｍ６２が、様々なマクロセル内のＳＲＡＭ１８．及びプ
ログラマブル・スイッチング・マトリックスの各々に関
連した構戒メモリを含むことが理解される。さらに後述
するように、構成ＳＲＡＭ６２は、装置の入力／出力端
子の機能を定めるバッファ構成メモリも含んでいる．電
源入力端子６４は、外部からプログラマブル論理ｔＡ積
回路装置６０へ電源を供給する．この電源入力端子６４
は電圧低下検出回路６６に接続されている．電源線６８
は電圧低下検出回路６６に接続され、楕或ＳＲＡＭ６２
中の全部の部品へ電源を供給するのに使用される。
電源バックアップ・バッテリ７０は電圧低下検出回路６
６に接続され、プログラマブル論理集積回路装置６０と
して同一の集積回路パッケージに実装されるのが望まし
い。電圧低下検出回路６６は、電源入力端子６４に電圧
があるときには電源入力端子６４を電源線６８に接続す
る．もし電源入力端子６４における電圧が楕或ＳＲＡＭ
６２の適当な動作を維持するのに必要な値以下に下がっ
たならば、電圧低下検出回路６６は電源バックアップ・
バッテリ７０を電源線６８に接続する。このことは、た
とえ電源がプログラマブル論理集積回路装置６０から取
り去られても、構成ＳＲＡＭに含まれた情報が維持させ
られる． 電圧低下の検出及び電源バックアップ・バッテリの装置
への接続に関する種々の回路が知られている．これらは
、記憶装置において過去に使用されてきている．そのよ
うな回路の例は、「バッテリ充電保護回路Ｊと題する米
国特許第４，７１３，５５５号、「メモリ保護装置」と
題する米国特許第４，１２２，３５９号及び「集積回路
の電源制御装置」と題する米国特許第４，４５１，７４
２号に見いだすことができる． プログラマブル論埋集積回路装置６０は、入力端子又は
出力端子として機能するようにプログラムできる複数の
入力／出力端子７２を有していることが望ましい．各人
力／出力端子７２は構戒ＳＲＡＭ６２内に１以上の関連
した構成ビットを有する．これらの構成ビットは、入力
バッファ７４として機能するいくつかの入力／出力バッ
ファ及び出力バッファ７６として機能するようにプログ
ラムされる他の入力／出力バッファを楕戊するのに使用
される．各バッファの機能は、それに関連したバッファ
・プログラム線７８上に現れる信号によって制御される
． 動作電源は、バッファ電源電圧線８０を介して入力バッ
ファ７４及び出力バッファ７６へ供給される。第３図か
ら理解できるように、バッファ電源電圧［８０は電源入
力端子６４に直接接続されている。これは、Ｖｃｃが正
常な動作値にあるときは、全てのバッファ７４、７６が
正常に動作する、ということを意味する。Ｖｃｃが取り
除がれた時には、電圧低下検出回路６６は、電源線 ６８を通して電源バックアップ・バッテリ７０がら楕成
ＳＲＡＭ６２へ電圧を供給する．しがしながら、従来か
ら知られているように、電圧低下検出回路６６は、電源
入力端子６４がら電源バックアップ・バッテリ７０及び
電源線６８を絶縁して、電源バックアップ・バッテリ７
０が電源入力端子６４を通して外部へ電源を供給しない
ようにする。
これは、バッファ電源電圧線８０＃Ｊ電源バックアップ
・バッテリ７０から絶縁されるということを意味する。
バッファ電源電圧線８０が電源バックアップ・バッテリ
７０から絶縁されているので、バッファ７４及び７６は
、プログラマブル論理集積回路装ｆｆ６０がバッテリバ
ックアップモードで動作しているときには機能しない．
この動作モードに優先権が与えられているのは、入力／
出力端子７２上の外部変化が、電源バックアップ・バッ
テリ７ｏを素早く空にする傾向にある１つ以上のバッフ
ァ７４、７６によって電流が引き出されるがも知れない
からである．しかしながら、電源は入力／出力バッファ
の構成ビットに供給され続けているため、プログラマブ
ル論理集積回路装置６０の電源が回復したときに再プロ
グラミングは不要である．横成ＳＲＡＭ６２は、電源バ
ックアップ・バッテリ７０の負荷が非常に低くなるよう
に、ＣＭＯＳＳＲＡＭを使用して設計されるのが望まし
い．これは、プログラマブル論理集積回路装置６０のパ
ッケージと共にユニットとして小さい電源バックアップ
・バッテリ７０を含ませ、そして、その小さいバッテリ
７０はプログラマブル論理集積回路装￥Ｉ６０が停電し
たときには消耗させられないだるう． 当業者に認識されているように、前述したようなプログ
ラマブル論理集積回路装置は要望される度に容易に再楕
戒される。電源が装置に供給されないときはいつでも、
構成ＳＲＡＭの構成メモリ素子が電源バックアップ・バ
ツテリ７０によっていつも電源を供給されるので、要望
された構成は、装置内に永久に維持される．これは、装
置の楕戒情報を含む別々の不揮発性メモリを提供する必
要がなく、電源が供給される度に装置へ情報を再ローデ
ィングするための回路を提供する必要はないことを意味
している． ＳＲＡＭ技術は論理機能に用いられるので，ユーザが書
き込みを行えるメモリは、プログラマブル論理集積回路
装置に組み込まれることもできる。
そのようなメモリもバックアップ電源によって電源が供
給され、したがってユーザ・データは電源電圧低下時に
は保持される． この発明は、好ましい実施例について、詳しく図示及び
記載したが、この発明の精神と範囲から逸脱することな
く、態様及び詳細の様々な変更がなされるということが
当業者により理解されるだろう．
【図面の簡単な説明】
第１図はこの発明の一実施例の論理機能を実行するのに
使用されるＳＲＡＭを示すブロック図、第２図は第１図
のＳＲＡＭを利用するプログラマブル論理集積回路装置
の一部を示すブロック図、第３図はこの発明の一実施例
であるプログラマブル論理集積回路装置を示すブロック
図である。 図において、 （６０）　・・・　プログラマブル論理４Ｊｃ積回路装
置、〈６２）　・・・　楕戒ＳＲＡＭ、 （６４　　・・・　電源入力端子、 〈６６　　・・・　電圧低下検出回路、（７０）　・・
・　電源バックアップ・バッテリ、（７４　　・・・　
入力バッファ、 （７６　　・・・　出力バッファである。 なお、各図中、同一符号は同一、又は相当部分を示す． 手続補正書 平或

Claims (12)

    【特許請求の範囲】
  1. （１）複数の入力／出力バッファ、構成情報を記憶する
    ための複数の記憶素子、電源入力端子に接続された電圧
    低下検出回路、及びこの電電圧低下検出回路に接続され
    たバックアップ電源を備え、前記電圧低下検出回路が電
    源入力端子における電圧低下を検出したときに、前記バ
    ックアップ電源が前記記憶素子に電源を供給するように
    切り換えられ、前記バックアップ電源の電力が前記入力
    ／出力バッファに供給されないプログラマブル論理集積
    回路装置。
  2. （２）前記バックアップ電源が前記プログラマブル論理
    集積回路装置に完全に実装されたバッテリである特許請
    求の範囲第１項記載のプログラマブル論理集積回路装置
    。
  3. （３）前記入力／出力バッファは入力バッファ又は出力
    バッファとして機能するように個々に構成でき、前記複
    数の記憶素子が前記入力／出力バッファの構成情報を記
    憶するためのラッチである特許請求の範囲第１項記載の
    プログラマブル論理集積回路装置。
  4. （４）前記複数の記憶素子が論理機能を実行するように
    構成されたランダム・アクセス・メモリである特許請求
    の範囲第１項記載のプログラマブル論理集積回路装置。
  5. （５）前記複数の記憶素子がさらに通常の装置動作中読
    み出しできかつ書き込みできるランダム・アクセス・メ
    モリである特許請求の範囲第４項記載のプログラマブル
    論理集積回路装置。
  6. （６）前記複数の記憶素子がさらにプログラマブル・ス
    イッチング・マトリックスの動作を制御するための構成
    ビットである特許請求の範囲第４項記載のプログラマブ
    ル論理集積回路装置。
  7. （７）入力／出力バッファ及び揮発性記憶素子を有する
    プログラマブル論理集積回路装置の電源機器であって、
    前記装置に電源を供給するための電源入力端子、完全な
    ユニットとして前記装置内部に実装されたバッテリ、並
    びに前記電源入力端子及び前記バッテリに接続された電
    圧低下検出回路を備え、電圧低下が前記電圧低下検出回
    路によって検出されたとき前記バッテリが前記揮発性記
    憶素子に電気的に接続され、そして前記バッテリが前記
    入力／出力バッファから電気的に絶縁されているプログ
    ラマブル論理集積回路装置の電源機器。
  8. （８）前記揮発性記憶素子が前記入力／出力バッファの
    ための構成ビットを含んでいる特許請求の範囲第７項記
    載のプログラマブル論理集積回路装置の電源機器。
  9. （９）前記揮発性記憶素子が論理機能を実行するように
    構成されたランダム・アクセス・メモリである特許請求
    の範囲第７項記載のプログラマブル論理集積回路装置の
    電源機器。
  10. （１０）前記揮発性記憶素子が、前記ランダム・アクセ
    ス・メモリの一部を相互に連結するように使用されるプ
    ログラマブル・スイッチング・マトリックスのための構
    成ビットを含んでいる特許請求の範囲第９項記載のプロ
    グラマブル論理集積回路装置の電源機器。
  11. （１１）入力／出力バッファ及び構成記憶素子を有する
    プログラマブル論理集積回路装置の電源供給方法であっ
    て、十分な電源電圧が電源入力端子で得られるときには
    そのような電源電圧を前記装置全体に供給するステップ
    、並びに前記電源電圧が不十分なときにはバックアップ
    電源から前記入力／出力バッファに電源を供給すること
    なしに、前記構成記憶素子に電源を供給するステップを
    含むプログラマブル論理集積回路装置の電源供給方法。
  12. （１２）前記バックアップ電源から電源を供給するステ
    ップが、前記電源入力端子に接続された電圧低下検出回
    路を提供するステップ、及び不十分な電源電圧が生じた
    ときには前記装置に実装された電源バックアップ・バッ
    テリから前記構成記憶素子に電源を供給するステップを
    含む特許請求の範囲第１１項記載のプログラマブル論理
    集積回路装置の電源供給方法。
JP2257592A 1989-09-29 1990-09-28 プログラマブル論理集積回路装置、その電源機器及びその電源供給方法 Pending JPH03166636A (ja)

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Application Number Priority Date Filing Date Title
US414,712 1989-09-29
US07/414,712 US5099453A (en) 1989-09-29 1989-09-29 Configuration memory for programmable logic device

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US (1) US5099453A (ja)
EP (1) EP0420390B1 (ja)
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KR (1) KR910007128A (ja)
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