JPH03162042A - Self-diagnostic device for digital signal processing circuit - Google Patents
Self-diagnostic device for digital signal processing circuitInfo
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- JPH03162042A JPH03162042A JP1301691A JP30169189A JPH03162042A JP H03162042 A JPH03162042 A JP H03162042A JP 1301691 A JP1301691 A JP 1301691A JP 30169189 A JP30169189 A JP 30169189A JP H03162042 A JPH03162042 A JP H03162042A
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Landscapes
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複雑なディジタル信号処理回路の故障箇所を
素早く発見することが可能な自己診断装置に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a self-diagnosis device capable of quickly finding a failure location in a complex digital signal processing circuit.
従来技術
従来は、ディジタル信号処理回路の一部が故障した場合
、オシロスコープやロジックアナライザーなどの測定機
を用いて処理回路全体に渡って各部の波形あるいはデー
タを見ながら故障箇所を判定しなければならなかった。Conventional technology Conventionally, when a part of a digital signal processing circuit fails, it is necessary to use a measuring device such as an oscilloscope or logic analyzer to determine the location of the failure while looking at the waveforms or data of each part throughout the processing circuit. There wasn't.
発明が解決しようとする課題
しかしながら従来の方法では、回路全体を調べる必要が
あるため、故障箇所を見つけるのに大変な労力と時間を
費やしていた。Problems to be Solved by the Invention However, with conventional methods, it is necessary to examine the entire circuit, which requires a great deal of effort and time to find the location of the failure.
課題を解決するための手段
本発明は上記課題を解決するために、スタートパルスに
よって起動されるテストパターン発生手段と、各信号処
理ブロックにおける信号の遅延量だけ前記スタートパル
スを遅延させるｎ個の遅延手段と、前記遅延されたスタ
ートパルスによって起動されるｎ個の期待値発生手段と
、前記各信号処理ブロックの出力と前記各期待値発生手
段の出力が一致するか否かを検出する不一致検出手段と
を備え、前記信号処理ブロックの出力とその信号処理ブ
ロックに対応する期待値とが一致しなかった最初の信号
処理ブロックを故障箇所と判定する。Means for Solving the Problems In order to solve the above problems, the present invention provides a test pattern generating means activated by a start pulse, and n delays for delaying the start pulse by the amount of signal delay in each signal processing block. means, n expected value generating means activated by the delayed start pulse, and mismatch detection means for detecting whether the output of each of the signal processing blocks matches the output of each of the expected value generating means. The first signal processing block in which the output of the signal processing block and the expected value corresponding to the signal processing block do not match is determined to be a failure location.
作用
ｎ個の信号処理ブロックのうちｉ番目の信号処理ブロッ
クに故障が発生した場合、ｉ番目以後の全ての信号処理
ブロックにおいて各信号処理ブロックの出力とその信号
処理ブロックに対応する期待値は異なった値となる。Effect If a failure occurs in the i-th signal processing block among n signal processing blocks, the output of each signal processing block and the expected value corresponding to that signal processing block will be different in all the signal processing blocks after the i-th signal processing block. will be the value.
実施例 本発明の実施例を第ｌ図に示す。Example An embodiment of the invention is shown in FIG.
第１図において、１はテストパターン発生器、２はスタ
ートパルス発生器、３， ８． １３は信号処理ブ
ロック、４， ９． １４は遅延器、５，１０．１
５は不一致検出器、８，１１．１６は期待値発生器、７
． １２． １７はインターフェース回路、１８は
システムコントローラ、１９はディスプレイである。In FIG. 1, 1 is a test pattern generator, 2 is a start pulse generator, 3, 8. 13 is a signal processing block; 4, 9. 14 is a delay device, 5, 10.1
5 is a discrepancy detector, 8, 11.16 is an expected value generator, 7
．． 12. 17 is an interface circuit, 18 is a system controller, and 19 is a display.
テストパターン発生器ｌにおいては、スタートパルス発
生器２からのスタートパルスによって起動され、一定の
期間持続する所定のデータ系列が発生される。このデー
タ系列としては、なるべくランダムなデータ系列が望ま
しく、Ｍ系列などが利用できる。１番目の遅延器４はス
タートパルス発生器２において発生されたスタートパル
スを１番目の信号処理ブロック３の遅延時間に相当する
時間だけ遅延させるためのものであり、期待値発生器６
はこの遅延されたスタートパルスによって起動され、テ
ストパターンに対応する信号処理ブロック３の処理結果
の期待値を発生させるものである。The test pattern generator 1 is activated by a start pulse from the start pulse generator 2 and generates a predetermined data sequence that lasts for a certain period of time. As this data series, it is desirable to use a data series that is as random as possible, and an M series or the like can be used. The first delay device 4 is for delaying the start pulse generated by the start pulse generator 2 by a time corresponding to the delay time of the first signal processing block 3, and the expected value generator 6
is activated by this delayed start pulse, and generates an expected value of the processing result of the signal processing block 3 corresponding to the test pattern.
この期待値発生器６の具体的な回路例を第２図に示す。A specific circuit example of this expected value generator 6 is shown in FIG.
第２図において、２０はカウンタ、２１は期待値ＲＯＭ
（ＲＥＡＤ ＯＮＬＹ ＭＥＭＯＲＹ）である。カ
ウンタ２０はスタートパルスでリセットされ、信号処理
回路で使用されるクロックに同期してカウントアップす
るカウンタである。期待値ＲＯＭ２ １はカウンタ２０
のカウント値をアドレスとし、信号処理ブロック３の出
力の期待値をデータとして持つＲＯＭである。In Figure 2, 20 is a counter and 21 is an expected value ROM.
(READ ONLY MEMORY). The counter 20 is a counter that is reset by a start pulse and counts up in synchronization with a clock used in the signal processing circuit. Expected value ROM2 1 is counter 20
This is a ROM that has the count value of the signal processing block 3 as an address and the expected value of the output of the signal processing block 3 as data.
次に、不一致検出器５は信号処理ブロック３の出力と期
待値発生器６の出力とが一致するか否かを判定する回路
であり、この判定結果はインターフェース７を介してシ
ステムコントローラ１８に送られる。そして、第２番目
の信号処理ブロック８，・・・，第ｎ番目の信号処理ブ
ロック１３についても同様にして、それぞれの信号処理
ブロックの出力とそれに対応する期待値が一致している
か否かの情報がインターフェース１２，・・・ １７を
介してシステムコントローラ１８に送られる。そして、
それらの情報を総合して何番目の信号処理ブロックに故
障が発生しているかを判断してディスプレイ１９にその
結果を表示する。Next, the mismatch detector 5 is a circuit that judges whether the output of the signal processing block 3 and the output of the expected value generator 6 match or not, and this judgment result is sent to the system controller 18 via the interface 7. It will be done. Similarly, for the second signal processing block 8, ..., nth signal processing block 13, it is determined whether the output of each signal processing block and the corresponding expected value match. Information is sent to the system controller 18 via interfaces 12, . . . 17. and,
The information is combined to determine which signal processing block the failure has occurred in, and the result is displayed on the display 19.
すなわち、第（ｉ−１）番目までは信号処理ブロックの
出力と期待値が一致し、第ｉ番目以後は信号処理ブロッ
クの出力と期待値が一致しなかったとしたら、少なくと
も第ｉ番目の信号処理ブロックに故障が発生しているこ
とになる。したがって、その後はこの信号処理ブロック
内においてオシロスコープなりロジックアナライザなり
を用いて、故障箇所を特定すれば良いことになる。１つ
の信号処理ブロックに含まれる部品点数は信号処理回路
全体に比較すれば、約１／ｎに減っており、従来の方法
に比べて故障箇所を特定するのに要する労力および時間
は大幅に短縮されることになる。In other words, if the output of the signal processing block and the expected value match up to the (i-1)th signal processing block, and the output of the signal processing block and the expected value do not match after the i-th signal processing block, at least the i-th signal processing block This means that a failure has occurred in the block. Therefore, after that, it is sufficient to use an oscilloscope or logic analyzer within this signal processing block to identify the location of the failure. The number of parts included in one signal processing block is reduced to approximately 1/n compared to the entire signal processing circuit, and the labor and time required to identify the failure location are significantly reduced compared to conventional methods. will be done.
また、上記信号処理ブロックを細かく分割していけば、
いくらでも正確に故障箇所を特定することが可能と？ｊ
る。Also, if the above signal processing block is divided into smaller parts,
Is it possible to pinpoint the failure location as accurately as possible? j
Ru.
次に、本実施例のタイムチャートを第３図に示す。Next, a time chart of this embodiment is shown in FIG.
第３図において、（ａ）はクロック、（ｂ）はスタート
パノレス、（Ｃ）はテストパターン、（ｄ）は１番目の
信号処理ブロック８の出力、（ｅ）は遅延器４の出力、
（ｆ）はカウンタ２０の出力値、（ｇ）は期待値ＲＯＭ
２１の出力である。本実施例においては、信号処理ブロ
ック３では３クロックの遅延があるものとする。したが
って、テストパターンのデータＴｏ， Ｔｌ， Ｔ
２， ・・・に対応する信号処理ブロック３の出力Ｄ
Ｏ． Ｄｉ． Ｄ２， −・・は３クロック８延
して出てくる。そこで、スタートパルスも遅延器４によ
って３クロック遅延され、この遅延されたスタートパル
スによってカウンタがリセットされるため、上記出力Ｄ
ｏ， Ｄｉ． Ｄ２， ・・・に対応したタイミ
ングでカウンタ２０の出力は、０． １， ２，
・・・とカウントアップしていく。したがって、期待
値ＲＯＭ２ １に入力アドレス０， １，２，・・・
に対応して上記出力Ｄｏ． Ｄｉ， Ｄ２， ・
・・の期待値ＥＯ， Ｅｌ． Ｅ２， ・・・を
出力するように予めデータを書き込んでおけば、上記出
力ＤＯ，ＤＩ．Ｄ２， ・・・とその期待値ＥＯ，
Ｅｌ， Ｅ２，・・・が同一タイミングで比較でき
る。In FIG. 3, (a) is the clock, (b) is the start panel, (C) is the test pattern, (d) is the output of the first signal processing block 8, (e) is the output of the delay device 4,
(f) is the output value of the counter 20, (g) is the expected value ROM
This is the output of 21. In this embodiment, it is assumed that the signal processing block 3 has a delay of three clocks. Therefore, the test pattern data To, Tl, T
Output D of signal processing block 3 corresponding to 2, ...
O. Di. D2, -... appears after 3 clocks and 8 delays. Therefore, the start pulse is also delayed by 3 clocks by the delay device 4, and the counter is reset by this delayed start pulse, so the output D
o, Di. At the timing corresponding to D2, . . . , the output of the counter 20 becomes 0. 1, 2,
...and counting up. Therefore, input addresses 0, 1, 2,...
Corresponding to the above output Do. Di, D2, ・
Expected value of EO, El. If data is written in advance to output E2, . . . , the above outputs DO, DI. D2, ... and its expected value EO,
El, E2, . . . can be compared at the same timing.
発明の効果
以上説明したように、本発明を信号処理回路システムの
故障診断に用いれば、簡単なハードウェアを付加するだ
けで即座に故障している信号処理回路ブロックを発見で
きる。そして、この信号処理回路ブロックを細かくして
いけば、いくらでも故障箇所を正確に特定することが可
能となり、故障診断に要する労力と時間を従来に比して
、格段に節約することができる。Effects of the Invention As explained above, if the present invention is used for fault diagnosis of a signal processing circuit system, a faulty signal processing circuit block can be immediately discovered by adding simple hardware. If the signal processing circuit blocks are made smaller, it becomes possible to accurately identify any number of fault locations, and the labor and time required for fault diagnosis can be significantly reduced compared to the conventional method.
第１図は、本発明の実施例におけるデイジタル信号処理
装置の自己診断装置を示すブロック図、第２図は第１図
の期待値発生器の回路構成例を示すブロック図、第３図
は同実施例を説明するための各部のタイミング図である
。
１・・・テストパターン発生器、 ２・・・スタート
パルス発生器、３，８．１３・・・信号処理回路、４，
９．１４・・・遅延器、 ５，１０．１５・・・不一
致検出器、 ｅ．１１．１８・・・期待値発生器、７
， １２． １７・・・インターフェース回路、１
８・・・システムコントローラ、 １９・・・ディス
プレイ。FIG. 1 is a block diagram showing a self-diagnosis device for a digital signal processing device in an embodiment of the present invention, FIG. 2 is a block diagram showing an example of the circuit configuration of the expected value generator in FIG. 1, and FIG. 3 is the same. FIG. 3 is a timing diagram of each part for explaining an embodiment. 1... Test pattern generator, 2... Start pulse generator, 3,8.13... Signal processing circuit, 4,
9.14...delay device, 5,10.15...mismatch detector, e. 11.18...Expected value generator, 7
, 12. 17...Interface circuit, 1
8...System controller, 19...Display.
Claims (1)
手段と、 各信号処理ブロックにおける信号の遅延量だけ前記スタ
ートパルスを遅延させるｎ個の遅延手段と、 前記遅延されたスタートパルスによって起動されるｎ個
の期待値発生手段と、 前記各信号処理ブロックの出力と前記各期待値発生手段
の出力とが一致するか否かを検出する不一致検出手段と
を具備することを特徴とするディジタル信号処理回路の
自己診断装置。[Scope of Claims] Test pattern generation means activated by a start pulse; n delay means for delaying the start pulse by the amount of signal delay in each signal processing block; n expected value generation means, and a mismatch detection means for detecting whether or not the output of each of the signal processing blocks and the output of each of the expected value generation means match. Self-diagnosis device for processing circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301691A JPH03162042A (en) | 1989-11-20 | 1989-11-20 | Self-diagnostic device for digital signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301691A JPH03162042A (en) | 1989-11-20 | 1989-11-20 | Self-diagnostic device for digital signal processing circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03162042A true JPH03162042A (en) | 1991-07-12 |
Family
ID=17899985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1301691A Pending JPH03162042A (en) | 1989-11-20 | 1989-11-20 | Self-diagnostic device for digital signal processing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03162042A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795263A (en) * | 1993-06-15 | 1995-04-07 | Nec Corp | Fault detection circuit |
| KR20150042240A (en) * | 2012-08-07 | 2015-04-20 | 보벤 프로퍼티즈 게엠베하 | Pre-stressing tendon separation device |
-
1989
- 1989-11-20 JP JP1301691A patent/JPH03162042A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795263A (en) * | 1993-06-15 | 1995-04-07 | Nec Corp | Fault detection circuit |
| KR20150042240A (en) * | 2012-08-07 | 2015-04-20 | 보벤 프로퍼티즈 게엠베하 | Pre-stressing tendon separation device |
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