JPH03160542A - Microcomputer device - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、セントラルプロセッサユニット（以下、ＣＰ
Ｕという。）やシステムバスの機能や性能が違っても、
ＣＰＵより該当する入出力装置部の入出力装置基板をア
クセスすることができるようにしたマイクロコンピュー
タ装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention is directed to a central processor unit (hereinafter referred to as CP).
It's called U. ) and system bus functions and performance are different.
The present invention relates to a microcomputer device in which an input/output device board of a corresponding input/output device section can be accessed from a CPU.
（従来の技術）
第２図は従来のマイクロコンピュータ装置の一例を示す
ブロック図、第３図は第２図のマイクロコンピュータ装
置の制御部の外観を示す簡略斜視図である．
第２図において、２０１はＣＰＵ，２０２はメインメモ
リ、２０３は通信コントロール部、２０４はディスクコ
ントロール（ＤＫＣと略称する。）部、２０５はディス
プレイコントロールユニット（ＤＣＵと略称する．）部
、２０６は入出力装置（ＩＯと略称する。）インタフェ
ース（Ｉ／Ｆと略称する．）部である。このＩＯＩ／Ｆ
部２０６は、アドレスバス，データパスその他コントロ
ール信号、及び全ての信号線の動作タイミングが定義さ
れたＩ／Ｆ部である。これらのＣＰＵ２０１，メインメ
モリ２０２，通信コントロール部２０３．ＤＣＫ部２０
４．ＤＣＵ部２０５及びＩＯＩ／Ｆ部２０６はシステム
バス２０７に接続されている。また、２０８は、ＤＫＣ
部２０４に接続されたフロッピーディスク（ＦＤＤ）
、２０９はＤＫＣ部２０４に接続されたハードディスク
（ＨＤＤ）である。また、２１０はＤＣＵ部２０５に接
続されたＣＲＴディスプレイである．また、２１１は、
ＩＯＩ／Ｆ部２０６に接続されたＩＯスロット部であっ
て、このＩＯスロット部２１１は、ＩＯＩ／Ｆマザーボ
ードを有し、第３図に示すように各種のＩＯ基板２１２
が挿入接続される。これらの挿入されたＩＯ基板２１２
をオプションＩＯ基板という．ＣＰＵ２０１によりリー
ド／ライト可能なメモリを有するＩＯ基板（これをオプ
ションＩＯメモリ基板という。） も実装可能であり、
そのためにＣＰＵ２０１には、工０スロット部２１１の
メモリ空間、即ち全てのＩＯ基板２１２に対するＩＯメ
モリ空間を予め割付けてある。これに対応して、ＩＯ基
板２１２である各オプションＩＯ基板及びオプションＩ
Ｏメモリ基板は、当該マイクロコンピュータ装置固有の
デバイスアドレス又はメモリ空間を持っており、Ｃ Ｐ
Ｕ ２０１のアクセスに対してそのアドレスをデコー
ドして夫々のＩＯ基板２１２がＣＰＵ２０１のアクセス
対象であるか否かを判断することで、該当するＩＯ基板
２１２が選択される。(Prior Art) FIG. 2 is a block diagram showing an example of a conventional microcomputer device, and FIG. 3 is a simplified perspective view showing the appearance of a control section of the microcomputer device shown in FIG. In FIG. 2, 201 is a CPU, 202 is a main memory, 203 is a communication control unit, 204 is a disk control (abbreviated as DKC) unit, 205 is a display control unit (abbreviated as DCU) unit, and 206 is an input unit. This is an output device (abbreviated as IO) interface (abbreviated as I/F) section. This IOI/F
The unit 206 is an I/F unit in which the operation timings of the address bus, data path, other control signals, and all signal lines are defined. These CPU 201, main memory 202, communication control unit 203. DCK section 20
4. DCU section 205 and IO I/F section 206 are connected to system bus 207. Also, 208 is DKC
Floppy disk (FDD) connected to section 204
, 209 is a hard disk (HDD) connected to the DKC unit 204. Further, 210 is a CRT display connected to the DCU section 205. Also, 211 is
An IO slot section connected to the IO I/F section 206, this IO slot section 211 has an IO I/F motherboard, and various IO boards 212 as shown in FIG.
is inserted and connected. These inserted IO boards 212
is called an option IO board. It is also possible to mount an IO board (this is called an optional IO memory board) that has a memory that can be read/written by the CPU 201.
For this purpose, the CPU 201 is allocated in advance the memory space of the slot section 211, that is, the IO memory space for all the IO boards 212. Correspondingly, each option IO board that is the IO board 212 and option I
O The memory board has a device address or memory space unique to the microcomputer device, and C P
The corresponding IO board 212 is selected by decoding the address of the access from U 201 and determining whether each IO board 212 is to be accessed by the CPU 201.
（発明が解決しようとする課題）
しかしながら、上述した従来のマイクロコンピュータ装
置では、ＩＯＩ／Ｆ部２０Ｂ，ＩＯスロット部２１１が
同じでも、ＣＰＵ２０１，システムバス２０７の機能や
性能が違うと、この違いにより、ＩＯ基板２１２として
のオプションＩＯ基板やオプションＩＯメモリ基板に対
するオプションＩＯ空間やオプションＩＯメモリ空間が
異なってしまい、このため、今まで接続できたＩＯ基板
２１２としてのオプションＩＯ基板やオプションＩＯメ
モリ基板が接続できないという問題があった。(Problem to be Solved by the Invention) However, in the conventional microcomputer device described above, even if the IO I/F section 20B and the IO slot section 211 are the same, if the functions and performance of the CPU 201 and the system bus 207 are different, this difference will cause , the option IO space and option IO memory space for the option IO board and option IO memory board as the IO board 212 are different, and as a result, the option IO board and option IO memory board as the IO board 212 that could be connected up until now are now different. There was a problem with not being able to connect.
そこで、本発明の目的は、ＣＰＵやシステムバスの機能
や性能が違っても入出力装置部にＩＯ基板を接続できる
ようにしたマイクロコンピュータ装置を提供することに
ある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a microcomputer device in which an IO board can be connected to an input/output device section even if the functions and performances of the CPU and system bus are different.
（課題を解決するための手段）
本発明は、ＣＰＵと、このＣＰＵにシステムバスな介し
て接続された入出力装置インタフェース部と、この入出
力装置インタフェース部に接続され、かつ入出力装置基
板が接続される入出力装置部とを有するマイクロコンピ
ュータ装置において、前記入出力装置インタフェース部
は、前記ＣＰＵよりリード／ライトできるレジスタと、
このレジスタに前記ＣＰＵより設定された、当該入出力
装置部を示す上位アドレス値と前記ＣＰＵによるアクセ
ス時の上位アドレスとを比較し、一致したとき当該入出
力装置部が前記ＣＰＵにより選択されたと判断し、所定
のリード／ライト信号゛を当該入出力装置部に送出する
判定回路とを備え、前記入出力装置にはＣＰＵからのア
ドレス信号の下位アドレスが供給されるようにしてなる
ものである。(Means for Solving the Problems) The present invention provides a CPU, an input/output device interface section connected to the CPU via a system bus, and an input/output device board connected to the input/output device interface section. In a microcomputer device having a connected input/output device section, the input/output device interface section includes a register that can be read/written by the CPU;
The upper address value indicating the input/output device section set by the CPU in this register is compared with the upper address at the time of access by the CPU, and when they match, it is determined that the input/output device section has been selected by the CPU. It also includes a determination circuit that sends a predetermined read/write signal to the input/output device, and the input/output device is supplied with a lower address of the address signal from the CPU.
（作用）
各入出力装置インタフェース部は、レジスタと判定回路
とを有する。各入出力装置インタフェース部のレジスタ
には夫々自分の入出力装置部を示す上位アドレス値がＣ
ＰＵにより設定される。各入出力装置インタフェース部
の各判定回路は、各レジスタにＣＰＵにより設定された
、当該入出力装置部を示す上位アドレス値と、ＣＰＵに
よるアクセス時の上位アドレスとを比較する。そして、
ある判定回路は、その比較の結果、一致した場合、該当
する入出力装置部に対し、リード／ライト信号を送出す
る。このリード／ライト信号とＣＰＵからのアドレス信
号（下位アドレス）により該当する入出力装置部に対し
読出し／書込みが行なわれる．
このように、ＣＰＵやシステムバスの機能や性能が違っ
ても、入出力装置インタフエ．−ス部に設けたレジスタ
に、入出力装置インタフェース部に接続される入出力装
置部を示す上位アドレス値（設定値）を自由に設定でき
る。従って、ＣＰＵやシステムバスの機能や性能が違っ
ても、入出力装置部に同一のＩＯ基板、即ち同一のオプ
ションＩＯ基板や同一のオプションエ０メモリ基板をそ
のまま接続できる。(Operation) Each input/output device interface section has a register and a determination circuit. The register of each input/output device interface section has an upper address value of C that indicates its own input/output device section.
Set by PU. Each determination circuit of each input/output device interface section compares an upper address value indicating the input/output device section set in each register by the CPU with an upper address at the time of access by the CPU. and,
If the comparison results in a match, a certain determination circuit sends a read/write signal to the corresponding input/output device section. Based on this read/write signal and an address signal (lower address) from the CPU, reading/writing is performed to the corresponding input/output device section. In this way, even if the functions and performance of the CPU and system bus are different, the input/output device interface. - An upper address value (setting value) indicating the input/output device section connected to the input/output device interface section can be freely set in the register provided in the input/output device interface section. Therefore, even if the functions and performance of the CPU and system bus are different, the same IO board, that is, the same option IO board or the same option E0 memory board can be connected to the input/output device section as is.
（実施例） 次に本発明の実施例について図面を用いて説明する。(Example) Next, embodiments of the present invention will be described using the drawings.
本発明は第２図において、ＩＯＩ／Ｆ部２０６，ＩＯス
ロット部２１１を第１図に示す如く構成したものである
。本発明ではＩＯＩ／Ｆ部２０６をＩＯＩ／Ｆ部２０６
′としてある．
第１図は本発明によるマイクロコンピュータ装置の一実
施例を示す要部ブロック図である．同図において、１０
１はＣ Ｐ Ｕ ２０１からのリード／ライトができる
、ここでは８ビット構成のレジスタであって、このレジ
スタ１０１の入力側はデータパス１０６に接続されてい
る。また、１０２は、システムバス２０７中のアドレス
バス１０７が接続され、そのアドレス信号とリード／ラ
イト信号とによりレジスタ１０１に対するリード／ライ
ト信号を生成するレジスタ・リード／ライト信号生成回
路である．レジスタ・リード／ライト信号生成回路１０
２は、アドレスバス１０７のアドレス信号により自己に
対するものであるか否かを判断する。レジスタ・リード
／ライト信号生成回路１０２にて生成されたレジスタセ
ット信号（レジスタライト信号）ｌ０４及びレジスタリ
ード信号１０５は夫々レジスタ１０１及びリードバッフ
ァ１０３に供給されるようになっている．レジスタ１０
１にはレジスタセット信号１０４に基づきシステムバス
２０７中のデータパス１０６からのデータ、即ち本マイ
クロコンピュータ装置におけるオプションＩＯメモリ空
間の上位アドレスＡｎｙ〜Ａｇｏの８ビットがセットさ
れる。リードバッファ１０３はレジスタ１０１の出力値
を、レジスタリード信号１０５に基づきデータバス１０
６に供給するものである．そして、このレジスタ１０１
の出力値はデータバス１０６を介してＣＰＵ２０１に取
込まれる．
また、１０８はレジスタ１０１の出力（設定値）が供給
され、かつシステムバス２０７中のアドレスバス上の上
位７ドレスＡ冨７〜Ａ２。が供給され、更にリード／ラ
イト信号が供給されるようになっている判定回路であっ
て、この判定回路１０８は、上位アドレスＡｚｔ〜Ａ２
。と、レジスタ１０１の設定値とを比較し、一致すれば
、システムバス２０７上のリード／ライト信号１０９に
従ってＩＯスロット部２１１のＩＯ基板（図示ではオプ
ションＩＯメモリ基板）２１２に対するメモリリード（
Ｍ Ｒ Ｄと略称する。）信号１１０又はメモリライト
（ＭＷＲと略称する．）信号１１１をアクティブ（オン
）とするように構成されている．ＩＯ基板（図示ではオ
プションＩＯメモリ基板）２１２には、ＣＰＵ２０１か
らの７ドレス信号のうち、下位アドレスＡ１ｇ〜Ａｏが
供給されるようになっている．ＩＯＩ／Ｆ部２０６′は
、レジスタ１０１とレジスタ・リード／ライト信号生戊
回路１０２とリードバッファ１０３と判定回路１０８等
から構成されている。入出力装置部としてのＩＯスロッ
ト部２１１には、複数のＩＯ基板２１２が挿入接続され
るようになっている．しかもＩＯ基板２１２はＩＯスロ
ット部２１１に着脱自在となっている．
次に動作について説明する．
本マイクロコンピュータ装置において、ＣＰＵ２０１に
は、ＩＯ基板２１２の空間、ここではオプションＩＯメ
モリ空間が第４図に示す如くシステムアドレス空間に割
付けてある，ＣＰＵ２０１はシステム立ち上げ時、オプ
ションＩＯメモリ空間の上位アドレスＡ２７〜Ａ２。の
値を設定値としてＩＯＩ／Ｆ部２０６のレジスタ１０１
にライトする．ここでは、レジスタ・リード／ライト信
号生成回路１０２よりレジスタセット信号１０４がレジ
スタ１０１へ送出され、このレジスタセット信号１０４
に基づき、レジスタ１０１にデータバス１０６上のデー
タである上位アドレスＡ２７〜Ａ ２０＝ Ｃ Ｏ （
ヘキサ）の値がセットされることになる。In the present invention, the IO I/F section 206 and the IO slot section 211 in FIG. 2 are configured as shown in FIG. 1. In the present invention, the IOI/F section 206 is
’. FIG. 1 is a block diagram of essential parts showing an embodiment of a microcomputer device according to the present invention. In the same figure, 10
1 is an 8-bit register that can be read/written from the CPU 201, and the input side of this register 101 is connected to the data path 106. A register read/write signal generation circuit 102 is connected to the address bus 107 in the system bus 207 and generates a read/write signal for the register 101 based on the address signal and the read/write signal. Register read/write signal generation circuit 10
2 determines whether the address is for itself based on the address signal on the address bus 107. A register set signal (register write signal) l04 and a register read signal 105 generated by a register read/write signal generation circuit 102 are supplied to a register 101 and a read buffer 103, respectively. register 10
1 is set to 8 bits of data from the data path 106 in the system bus 207 based on the register set signal 104, that is, the upper addresses Any to Ago of the option IO memory space in this microcomputer device. The read buffer 103 transfers the output value of the register 101 to the data bus 10 based on the register read signal 105.
6. And this register 101
The output value is taken into the CPU 201 via the data bus 106. Further, 108 is supplied with the output (setting value) of the register 101 and is the upper seven addresses A to A2 on the address bus in the system bus 207. This determination circuit 108 is supplied with a read/write signal and is further supplied with a read/write signal.
. and the setting value of the register 101, and if they match, a memory read (
It is abbreviated as MRD. ) signal 110 or memory write (abbreviated as MWR) signal 111 is activated (on). Of the seven address signals from the CPU 201, lower addresses A1g to Ao are supplied to the IO board (optional IO memory board in the figure) 212. The IO I/F section 206' includes a register 101, a register read/write signal generation circuit 102, a read buffer 103, a determination circuit 108, and the like. A plurality of IO boards 212 are inserted into and connected to the IO slot section 211 as an input/output device section. Furthermore, the IO board 212 is removably attached to the IO slot portion 211. Next, we will explain the operation. In this microcomputer device, the CPU 201 has the space of the IO board 212, in this case the option IO memory space, allocated to the system address space as shown in FIG. Address A27-A2. The register 101 of the IOI/F unit 206 uses the value of
Write to. Here, a register set signal 104 is sent from the register read/write signal generation circuit 102 to the register 101, and this register set signal 104
Based on this, the upper addresses A27 to A20, which are the data on the data bus 106, are stored in the register 101.
Hex) value will be set.
一方、レジスタ１０１に所定の設定値（Ａ２，〜Ａ２。On the other hand, a predetermined setting value (A2, ~A2.
の値）がセットされたか否かの確認は次のようにして行
なわれる。Confirmation of whether or not the value of ) has been set is performed as follows.
即ち、Ｃ Ｐ Ｕ ２０１からのリード時、レジスタ・
リード／ライト信号生成回路１０２からのレジスタリー
ド信号１０５がオンとなり、リードバッファ１０３を導
通状態とするため、レジスタ１０１の出力値（設定値）
がデータとしてリードバッファ１０３を介してデータバ
ス１０６へ送出される．ＣＰＵ２０１は、データパス】
０６よりそのデータ（レジスタ１０１の設定値）を受取
り、これによりＣＰＵ２０１は、レジスタ１０１に設定
した設定値が正しいか否か確認することができる。That is, when reading from the CPU 201, the register
The register read signal 105 from the read/write signal generation circuit 102 is turned on and the read buffer 103 is turned on, so the output value (set value) of the register 101 is changed.
is sent as data to the data bus 106 via the read buffer 103. CPU201 is a data path]
06, the CPU 201 can confirm whether the set value set in the register 101 is correct.
次に、Ｃ Ｐ Ｕ ２０１からＩＯ基板２１２、ここで
はオプション基板に対するリード／ライト動作について
説明する。Next, read/write operations from the CPU 201 to the IO board 212, here an option board, will be described.
Ｃ Ｐ Ｕ ２０１からのＩＯ基板としてのオプション
ＩＯメモリ基板２１２に対するメモリアクセス時、先ず
ＩＯＩ／Ｆ部２０６′の判定回路１０８では、アドレス
バス上の上位アドレスＡ２７〜Ａ２。と、レジスタ１０
１に予め設定された本マイクロコンピュータ装置におけ
るオプションＩＯメモリ空間のアドレスの上位８ビット
（Ａ２？〜Ａ２。）を比較し、一致すればシステムバス
２０７上のリード／ライト信号１０９に従ってメモリリ
ード（ＭＲＤ）信号１１０又はメモリライト（ＭＷＲ）
信号１１１をアクティブ（オン）とし、これにより１個
以上のオプションエ○メモリ基板２１２の全てに対する
オプションＩＯメモリ空間が選択されたことを示す。When accessing the optional IO memory board 212 as an IO board from the CPU 201, first, the determination circuit 108 of the IO I/F unit 206' selects upper addresses A27 to A2 on the address bus. and register 10
The upper 8 bits (A2?~A2.) of the address of the option IO memory space in this microcomputer device, which is set in advance to 1, are compared, and if they match, a memory read (MRD) is performed according to the read/write signal 109 on the system bus 207. ) signal 110 or memory write (MWR)
Signal 111 is activated (on) to indicate that the option IO memory space for all of one or more option IO memory boards 212 has been selected.
オプションＩＯメモリ空間は、第４図に示すようにＩＭ
バイト有り、アドレス線の数は２０本（アドレス信号Ａ
ｇｅ〜八〇分の信号線の数）必要である．
選択されたオプションＩＯメモリ基板２１２は、アドレ
スバス上のアドレス信号Ａｓｓ〜Ａ０とメモリリード（
ＭＲＤ）信号１１０により、リード動作を行なう．即ち
オプションＩＯメモリ基板２１２が複数個有る場合、ア
ドレス信号ＡＩｇ〜八〇の値（アドレス）に従って該当
するオプションＩＯメモリ基板２１２のＩＯメモリより
読出される。また、オプションＩＯメモリ基板２１２は
、アドレスバス上のアドレス信号Ａｌｇ〜Ａｏとメモリ
ライト（ＭＷＲ）信号１１１によりライト動作を行なう
。The option IO memory space is IM
There is a byte, and the number of address lines is 20 (address signal A
ge~80 signal lines) are required. The selected option IO memory board 212 connects address signals Ass to A0 on the address bus and memory read (
MRD) signal 110 performs a read operation. That is, when there are a plurality of option IO memory boards 212, data is read from the IO memory of the corresponding option IO memory board 212 according to the value (address) of address signals AIg to 80. Further, the option IO memory board 212 performs a write operation using the address signals Alg to Ao on the address bus and the memory write (MWR) signal 111.
即ち、オプションＩＯメモリ基板２１２が複数個有る場
合、アドレス信号Ａ１９〜八〇の値（アドレス）に従っ
て、該当するオプションエ０メモリ基板２１２のＩＯメ
モリに書込みが行なわれる．以上は、ＩＯ基板２１２と
して、オプションＩＯメモリ基板を用いた場合について
言及したけれども、ＩＯ基板２１２としてオプションＩ
Ｏ基板を用いた場合でも同様に説明される。但し、この
場合、メモリリード信号１１０を■０リード信号とし、
メモリライト信号１１１をＩＯライト信号とする。That is, when there are a plurality of option IO memory boards 212, writing is performed in the IO memory of the corresponding option 0 memory board 212 according to the values (addresses) of address signals A19 to A80. Although the case where the option IO memory board is used as the IO board 212 has been described above, the option I/O memory board is used as the IO board 212.
The same explanation applies to the case where an O substrate is used. However, in this case, the memory read signal 110 is set to ■0 read signal,
The memory write signal 111 is assumed to be an IO write signal.
以上の説明から判かるように、従来、マイクロコンピュ
ータ装置におけるＣＰＵ２０１やシステムバス２０７の
機能や性能が違うと、ＣＰＵ２０１に割付けられる、シ
ステムアドレス空間におけるＩＯ基板２１２のアドレス
空間、即ちオプションＩＯメモリ基板２１２のオプショ
ンＩＯメモリ空間やオプションＩＯ基板２１２の才ブシ
ョンＩＯ空間も異なってくるのに、ＩＯＩ／Ｆ部２０６
等は予めシステムとして決められた固定アドレスのまま
であり、このため同一のＩＯ基板２１２即ち才ブション
■Ｏメモリ基板やオプションＩＯ基板をＩＯスロット部
２１１に接続できなくなる。As can be seen from the above explanation, conventionally, when the functions and performances of the CPU 201 and the system bus 207 in a microcomputer device are different, the address space of the IO board 212 in the system address space, that is, the option IO memory board 212, is allocated to the CPU 201. The option IO memory space of the IO I/F unit 206 and the option IO space of the option IO board 212 are also different.
etc. remain at the fixed addresses determined in advance by the system, and therefore the same IO board 212, ie, the memory board or option IO board, cannot be connected to the IO slot section 211.
これに対し、本発明では、ＣＰＵ２０１やシステムバス
２０７の機能や性能が違うと、ＣＰＵ２０１に割付けら
れる、システムアドレス空間におけるＩＯ基板２１２の
アドレス空間、即ちオプションＩＯメそり空間や才ブシ
ョンＩＯ空間が異なってくるが、Ｃ Ｐ Ｕ ２０１は
これに合わせて、そのＩＯスロット部２１１の全空間の
始点を示す（ここではＩＯスロット部２１１の全空間も
示す）上位アドレスＡ ， ，〜Ａｌ，をＩＯＩ／Ｆ部
２０６′のレジスタ１０１にセットしておき判定回路１
０８にてレジスタ１０１の設定値（上位アドレスＡ２ｔ
〜Ａ２。の値）とＣ Ｐ Ｕ ２０１によるアクセス時
のアドレスの上位Ａｚｔ〜Ａ２．とを比較し、一致する
と、当該ＩＯ基板２１２による、即ちオプションＩＯメ
モリ基板又はオプションＩＯ基板によるオプションＩＯ
メモリ空間又はオプションＩＯ空間が選択されることに
なる。従って、Ｃ Ｐ Ｕ ２０１やシステムバス２０
７の機能や性能が違っても同一のＩＯ基板（オプション
エ０メモリ基板やオプションＩＯ基板）２】２を入出力
装置部としてのＩＯスロット部２１１に接続できる。In contrast, in the present invention, if the functions and performance of the CPU 201 and the system bus 207 are different, the address space of the IO board 212 in the system address space allocated to the CPU 201, that is, the option IO memory space and the option IO space will be different. However, in accordance with this, the CPU 201 sets the upper address A, , ~Al, which indicates the starting point of the entire space of the IO slot section 211 (here also indicates the entire space of the IO slot section 211) as IOI/ The determination circuit 1 is set in the register 101 of the F section 206'.
At 08, the setting value of register 101 (upper address A2t
~A2. ) and the upper addresses Azt to A2 . at the time of access by the CPU 201. If the IO board 212 matches the option IO board 212, that is, the option IO memory board or the option IO board
Memory space or optional IO space will be selected. Therefore, the CPU 201 and the system bus 20
Even if the functions and performance of the IO boards 7 are different, the same IO board (option E0 memory board or option IO board) 2) can be connected to the IO slot section 211 as an input/output device section.
本発明は本実施例に限定されることなく、本発明の要旨
を逸脱しない範囲で種々の応用及び変形が考えられる。The present invention is not limited to this embodiment, and various applications and modifications can be made without departing from the gist of the present invention.
例えば、本実施例では、１組のＩＯＩ／Ｆ部２０６′と
ＩＯスロット部２１１とについて説明したけれども、本
発明はＩＯＩ／Ｆ部２０６′とＩＯスロット部２１１の
組合わせが複数組、システムバス２０７に接続された場
合にも同様に適用できる。For example, in this embodiment, one set of the IO I/F section 206' and the IO slot section 211 has been described, but the present invention is also applicable to a plurality of combinations of the IO I/F section 206' and the IO slot section 211, and the system bus The same applies to the case where it is connected to 207.
（発明の効果）
上述したように本発明によるマイクロコンピュータ装置
を用いれば、ＣＰＵやシステムバスの機能や性能が違っ
ても、ＣＰＵに割付けられる、システムアドレス空間に
おける入出力装置基板のアドレス空間に合わせて、入出
力装置インタフェース部のレジスタに該当する入出力装
置部を示す上位アドレス値を自由に設定することができ
、更に判定回路にてレジスタの設定値（上位アドレス値
）とＣＰＵによるアクセス時のアドレスの上位の値とを
比較し、一致したとき前記該当する入出力装置部が選択
されるようにしたので、ＣＰＵやシステムバスの機能や
性能が違っても同一の入出力装置基板（ＩＯ基板）を入
出力装置部に接続することができ、汎用的であるなどの
効果を奏する．(Effects of the Invention) As described above, if the microcomputer device according to the present invention is used, even if the functions and performance of the CPU and system bus are different, the address space of the input/output device board in the system address space assigned to the CPU can be adjusted. Therefore, the upper address value indicating the corresponding input/output device section can be freely set in the register of the input/output device interface section, and furthermore, the determination circuit compares the register setting value (upper address value) and the access time by the CPU. The upper value of the address is compared, and when they match, the corresponding input/output device section is selected, so even if the functions and performance of the CPU and system bus are different, the same input/output device board (IO board) ) can be connected to the input/output device section, and has the advantage of being versatile.
第１図は本発明によるマイクロコンピュータ装置の一実
施例を示す要部ブロック図、第２図は従来のマイクロコ
ンピュータ装置の一例を示すブロック図、第３図は第２
図のマイクロコンピュータ装置の制御部の外観の一例を
示す簡略斜視図、第４図はシステムアドレス空間におけ
るオプションＩＯメモリ空間の割付けを示す説明図であ
る．１０１・・・レジスタ、１０８・・・判定回路、２
０１・・・ＣＰＵ，２０６’・・・ＩＯＩ／Ｆ部、２０
７・・・システムバス、２１１・・・ＩＯスロット部、
２１２
■
Ｏ基板
（オプションエ
０メモリ基板）FIG. 1 is a block diagram of main parts showing one embodiment of a microcomputer device according to the present invention, FIG. 2 is a block diagram showing an example of a conventional microcomputer device, and FIG. 3 is a block diagram showing an example of a conventional microcomputer device.
FIG. 4 is a simplified perspective view showing an example of the external appearance of the control unit of the microcomputer device shown in the figure, and FIG. 4 is an explanatory diagram showing the allocation of the optional IO memory space in the system address space. 101...Register, 108...Judgment circuit, 2
01...CPU, 206'...IOI/F section, 20
7... System bus, 211... IO slot section,
212 ■ O board (option E0 memory board)
Claims (1)
た入出力装置インタフェース部と、この入出力装置イン
タフェース部に接続され、かつ入出力装置基板が接続さ
れる入出力装置部とを有するマイクロコンピュータ装置
において、 前記入出力装置インタフェース部は、 前記ＣＰＵよりリード／ライトできるレジスタと、 このレジスタに前記ＣＰＵより設定された、当該入出力
装置部を示す上位アドレス値と前記ＣＰＵによるアクセ
ス時の上位アドレスとを比較し、一致したとき当該入出
力装置部が前記ＣＰＵにより選択されたと判断し、所定
のリード／ライト信号を当該入出力装置部に送出する判
定回路とを備え、 前記入出力装置にはＣＰＵからのアドレス信号の下位ア
ドレスが供給されるようにしたことを特徴とするマイク
ロコンピュータ装置。[Scope of Claims] A CPU, an input/output device interface unit connected to the CPU via a system bus, and an input/output device unit connected to the input/output device interface unit and to which an input/output device board is connected. In the microcomputer device, the input/output device interface section includes: a register that can be read/written by the CPU; and an upper address value indicating the input/output device section set in this register by the CPU; a determination circuit that compares the upper address at the time of access, determines that the input/output device section has been selected by the CPU when they match, and sends a predetermined read/write signal to the input/output device section; A microcomputer device characterized in that an input/output device is supplied with a lower address of an address signal from a CPU.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29954889A JPH03160542A (en) | 1989-11-20 | 1989-11-20 | Microcomputer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29954889A JPH03160542A (en) | 1989-11-20 | 1989-11-20 | Microcomputer device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03160542A true JPH03160542A (en) | 1991-07-10 |
Family
ID=17874045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29954889A Pending JPH03160542A (en) | 1989-11-20 | 1989-11-20 | Microcomputer device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03160542A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548778A (en) * | 1993-06-01 | 1996-08-20 | Vorax Incorporated | System for assigning device to be connected to computer when address from computer is effective by comparing address for entire memory space and found coincided |
-
1989
- 1989-11-20 JP JP29954889A patent/JPH03160542A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548778A (en) * | 1993-06-01 | 1996-08-20 | Vorax Incorporated | System for assigning device to be connected to computer when address from computer is effective by comparing address for entire memory space and found coincided |
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