JPH0315961A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置さらにはプログラムメモリ内の
プログラムに従ってデータ処理を実行する処理装置に関
し、例えばシングルチップマイクロコンピュータに適用
して有効な技術に関するものである。

〔従来技術〕

一つの半導体基板に、ＣＰＵ　（セントラル・プロセッ
シング・ユニット）や、その動作プログラムを格納した
プログラムメモリ、さらにはデータメモリ並びにその他
周辺回路を内蔵して成るシングルチップマイクロコンピ
ュータにおいて上記プログラムメモリは，マスクＲＯ！
ｔ４　（リード・オンリ・メモリ）又はエレクトリカリ
・プログラマブル（ＥＰ）ＲＯＭなどの書き換え可能な
ＲＯＭによって構成され、斯るプログラムメモリは、上
記ＣＰＵに含まれるプログラムカウンタの出力アドレス
信号によってアクセスされる。このようなシングルチッ
プマイクロコンピュータにおいては、一つの半導体基板
にＣＰＵとプログラムメモリを内蔵するから、上記プロ
グラムカウンタの値やプログラムメモリから読み出され
る命令を直接外部に開放する必然性はないが，マイクロ
コンピュータ応用システムのシステムデバックやそのソ
フトウェアデバックを考慮すると、特定の動作モードの
指定に呼応して、命令アドレスやデータを直接外部に開
放することができるようにしておくことが望ましい． また，外部周辺ＬＳＩ（大規模集積回路）をディジーチ
ェイン接続させて外部周辺ＬＳＩの割り込み要求を調停
したりするような場合に，周辺ＬＳＩが自分自身の要求
した割込み処理の終了を知ることができるようにするた
めに．ＣＰＵが実行すべき命令を外部バスに出力しなけ
ればならない場合がある。即ち、外部周辺ＬＳＩは、Ｃ
ＰＵが割込み処理の最後にＲＴＩ（リターンフロムイン
タラプト）命令を読み込むときに外部バスに出力される
そのＲＴＩ命令を取り込んで解読することによりその割
込み処理の終了を認識する。

しかしながら、上記のようなデバックモードによって、
あるいは上記のディジーチェイン接続を行う場合等にお
いて、シングルチップマイクロコンピュータの内部が直
接外部に開放されてしまうと、例えプログラムメモリが
ＥＰＲＯＭで構或されていても，言い換えるなら、コン
タクトコードマスク方式のマスクＲＯＭのように外観検
査によって格納プログラムの内容が容易に解かってしま
うという虞れがなくても、ＥＦＲＯＭライタを介して外
部から簡単に格納プログラムが読み出されてしまう．そ
うであれば、ソフトウェアプログラムを開発した者の利
益は簡単に損なわれてしまう．そこで、ＥＰＲＯＭのよ
うな書き換え可能なメモリによって構戒されるプログラ
ムメモリを内蔵するシングルチップマイクロコンピュー
タにおいて、上記デバックモードが設定されてもプログ
ラムメモリの内容を容易に外部から読み出すことができ
ないようにしてソフトウェアプログラムの機密保護を図
った技術が提供されている。例えば特開昭５５−１０８
０６１号公報（文献１）及び特開昭５９−２０７４９４
号公報（文献２）に記載されている技術では、デバック
モードの設定に呼応して、プログラムメモリを構成する
ＥＰＲＯＭのスタックトゲート・アバランシエ・インジ
ェクション型ＭＯＳのような不揮発性記憶素子コントロ
ールゲートに読み出し電位を固定化するような電位を与
えるようになっている。

また、外部からの不当アクセスに対するプログラム機密
保護を図った技術が記載されたものとして上記各文献の
他に，特開昭６２−１６５２５３号公報（文献３）が挙
げられる。これによれば、ＬＳＩ内のＥＰＲＯＭをアド
レス毎にいくつかのブロックに分割されているものとみ
なし、その分割ブロックのうち所望のブロックのアクセ
スを許容したり不可能にするために上記ＥＰＲＯＭのブ
ロックに１対１で対応するセキュリティビットを設け．
ＬＳＩ外部からのアドレス信号をデコードしてそれが上
記セキュリティビットによって指定されたブロックのア
ドレスであるときは，そのセキュリティビットに対応し
たブロックの外部からのアクセスを許容もしくは不可能
にする信号を出力する手段を設け、これによってプログ
ラムの機密保護を図っている． 〔発明が解決しようとする課題〕 しかしながら、上記各文献記載の技術は，あくまでも外
部からの不当アクセスに対するプログラム機密保護に関
するもので、外部デバイスとのディジーチェイン接続を
行う場合のようにシステム動作上での考慮が払われてい
ない．すなわち上記文献１，２記載の技術では、ＥＰＲ
ＯＭ内の全ての命令の外部出力が阻止されることになる
から、上記ディジーチェイン接続を行う場合のように所
定命令の外部出力を許容せねばならない場合には不適切
となる。また，上記文献３記載の技術では、上記セキュ
リティビットに対応したブロックのＬＳＩ外部からのア
クセスを単に許容もしくは不可能にするものであるから
、この技術によっては，ディジーチェイン接続を行う場
合のようにシステム動作上必要な命令を外部に与えつつ
プログラム機密保護を図ることはできない． 本発明の目的は、外部デバイスとの関係で内蔵プログラ
ムメモリ内の命令を外部に出力する必要性がある場合の
プログラム機密保護を図ったデータ処理装置を提供する
ことにある．　本発明の前記ならびにそのほかの目的と
新規な特徴は、本明細書の記述及び添付図面から明らか
になるであろう． 〔課題を解決するための手段〕 本願において開示されている発明のうち代表的なものの
概要を簡単に説明すれば下記の通りである． すなわち、プログラムメモリ内の命令中外部出力を許容
するものとして予め定められた特定命令コードの外部出
力を指示する外部出力制御信号を生成する制御信号生成
手段を設け，更に、この外部出力制御信号に従って上記
特定命令の外部出力を可能とする出力制御手段を設けて
データ処理装置を構或するものである． ここで上記外部出力制御信号は，上記特定命令又はその
読出しアドレス情報をデコードすることによって生成す
ることができる。

また、プログラムとの関係で上記特定命令を任意に設定
したり変更可能とするには、書替え可能な不揮発性メモ
リ素子によって所望の論理を構成し得るプログラマブル
ロジックデバイスを含めて上記制御信号生成手段を構或
するとよい．〔作　用〕 上記した手段によれば、上記特定命令又はその読出しア
ドレス情報に基づいて，当該特定命令の出力を指示する
外部出力制御信号が生成された場合にのみ，当該特定命
令の外部出力が許容され、このことが、システム動作上
外部デバイスとの関係で内蔵プログラムメモリ内の命令
を外部に出力する必要性がある場合にだけ積極的に外部
へ開放してシステム動作上の要求を満足させつつ全ての
命令が完全に外部に開放されてしまうことを阻止するよ
うに作用する． 〔実　施　例〕 第１図には本発明の一実施例であるデータ処理装置が示
される．同図に示されるデータ処理装置は、特に制限さ
れないが、ＣＰＵ　（セントラル・プロセッシング・ユ
ニット）５とプログラムメモリ４さらには所要の周辺回
路８が一つの半導体基板に形成されて成る所謂シングル
チップマイクロコンピュータとして構成され、外部デバ
イスとしての複数の外部周辺ＬＳＩとディジーチェイン
接続されている．尚、第１図では、ディジーチェイン接
続された複数の周辺ＬＳＩのうちの一つのみ（これを２
で示す）が示されている。

上記ＣＰＵ５は，演算器や各種レジスタを含む実行部５
Ｂと、プログラムメモリとを所定の手順に従ってアクセ
スして実行部５Ｂの動作を制御するシーケンス制御部５
Ａとを含む． 第１図に示されるプログラムメモリ４は、複数の命令の
集合であるプログラムを記憶するもので、特に制限され
ないが、ＥＰ（エレクトリカル・プログラマプル）ＲＯ
Ｍによって構成されている．このプログラムメモリ４の
読出しアドレス情報は，５のシーケンス制御部５Ａの動
作に従って順次プログラムカウンタ６が保有する．更に
このプログラムカウンタ６の出力は、内部アドレスバス
７を介して周辺回路８に伝達されるとともに外部アドレ
スパス９を介して外部周辺ＬＳＩ２及び外部メモリ３に
伝達されるようになっている。ここで、上記周辺回路８
には、ＣＰＵＳによる演算結果等、所定のデータを保持
したり、ＣＰＵ５のワーク領域として利用されるような
メモリ、さらには入出力回路などが含まれる。

そして上記プログラムメモリ４の出力側には，上記プロ
グラムメモリ４内のプログラムを構成する複数命令中、
外部出力を許容するものとして予め定められた命令（こ
れを『特定命令」と称する），例えばＲＴＩ命令がプロ
グラムメモリ４内より読出された際に、当該特定命令に
基づいて当該特定命令の外部出力を指示する信号（これ
を「外部出力制御信号』と称する）１１を生成するデコ
ーダ１０が配置されている．すなわちこのデコーダ１０
は，上記特定命令をデコードすることにより例えばハイ
レベルの外部出力制御信号１１を生成するようになって
おり、特に制限されないが、書替え可能な不揮発性メモ
リ素子によって所望の論理を構成し得るプログラマブル
・ロジック・デバイス（これをｒＰＬＤＪ　と略記する
）より成る。

従って、上記特定命令との関係でこのＰＬＯの論理を予
め設定することでハイレベルの外部出力制御信号１ｌの
生成が可能となる．ここｄ、本発明における制御信号生
成手段はこのデコーダ１０によって実現される． 更に、このデコーダ１０の後段には、ハイレベルの外部
出力制御信号１１に従って上記特定命令の外部出力を可
能とする出力制御回路１２が配置されている．この出力
制御回路１２は、特に制限されないが、論理回路によっ
て構成され、上記デコーダ１０の出力がハイレベルにな
った際に、内部データバスｌ３上の特定命令を外部デー
タバス１４に出力する．ここで、上記出力制御回路１２
が、本発明における出力制御手段に相当する。

また、上記出力制御回路１２の出力側及び内部データバ
ス１３と、上記ＣＰＵ５との間にはそれぞれＭＯＳトラ
ンジスタの記号で示されたスイッチ回路１５及び１７が
接続され、一方のスイッチ回路ｌ５の選択ゲートには外
部からイネーブル信号Ｅが直接入力され、他方スイッチ
回路１７にはインパータ１６を介して上記イネーブル信
号Ｅの反転レベル信号が入力されるようになっている。

スイッチ回路１５．１７は、イネーブル信号Ｅの状態に
応じて相補的に開閉し、これにより、ｃＰＵ５は命令フ
ェッチサイクルにおいてプログラムメモリ４から読み出
された命令をスイッチ回路１７を介してフエツチするこ
とができ、また、ＣＰＵ５及び周辺回路８は命令実行サ
イクルにおいてスイッチ回路ｌ５を介して外部データバ
ス１４との間でデータをやりとりすることができる．こ
こで上記スイッチ回路１５．１７はそれぞれ実際には内
部データバスのビット数に対応して複数個配置されてい
る。尚、イネーブル信号ＥはＣＰＵ５により、又は図示
しないバス切換ロジック回路に次に本実施例の作用につ
いて説明する。

プログラムカウンタ６によってプログラムメモリ４の読
出しアドレス情報が順次生成され、この読出しアドレス
情報によってプログラムメモリ４内の命令が読出される
。この命令フェッチサイクルでは上記イネーブル信号Ｅ
がローレベルにされてスイッチ回路１７がオン状態に制
御され、これによって所定の命令がＣＰＵ５にフェッチ
される。

フェッチした命令がシーケンス制御部５Ｂでデコードさ
れて命令実行サイクルが開始されると、ＣＰＵ５の実行
部５Ａはその命令の解読結果に従った所要の演算処理を
行う。このとき外部のデータを必要としたり演算結果を
外部に出力するときには、外部１４との間でデータを入
出力するタイミングに同期してイネーブル信号Ｅがハイ
レベルにされてスイッチ回路１５がオン状態に制御され
る。

外部周辺ＬＳＩ２からＣＰＵ５に与えられる割込み要求
のサンプリングは、スイッチ回路１５がオン状態の際に
行われ，特に命令実行サイクルの最ここで、プログラム
メモリ４からＲＴＩ命令のような特定命令が読出された
場合には、その特定命令がデコーダ１０によってデコー
ドされ、このデコーダ１０の出力状態がハイレベルにな
り、これにより出力制御回路１２は、内部データバス１
３から外部データバス１４へのデータ伝達許容状態とな
り、これにより，上記特定命令の外部周辺ＬＳＩ２への
伝達が可能となる．尚、プログラムメモリ４の出力が上
記特定命令以外の場合にはデコーダ１０の出力状態はロ
ーレベルとなっており、上記特定命令以外のコードが出
力制御回路１２を介して外部に出力されることはない． このＲＴＩ命令は，割込み処理の最後にＣＰＵ５が実行
する命令であり、この命令が外部に出力されると、その
割込み要求元になる外部周辺ＬＳＩは、自分が要求した
割込み処理の終了を、そのＲＴＩ命令を解読することに
よって認識し、デイジーチェーン接続された後段の別の
外部周辺ＬＳＩに対して割込み禁止を指示する信号をネ
ゲートしてやる。

上記実施例によれば以下の作用効果を得ることができる
． （１）プログラムカウンタ６によって生成されたアドレ
ス情報に従ってプログラムメモリ４より読出された命令
が、外部出力を許容するものとして予め定められた特定
命令である場合、当該特定命令をデコードするデコーダ
１０の出力がハイレベルとなり、これにより出力制御回
路１２によって当該特定命令の外部出力が許容される．
従って、当該特定命令が例えばＣＰＵ５による割込み処
理の最後に実行すべきＲＴＩ命令である場合、それが外
部周辺ＬＳＩ２に入力されることによってこのＬＳＩ２
は自分自身の要求した割込み処理の終了を知ることがで
き，外部デバイスとのディジーチェイン接続がサポート
される。そして、出力制御回路１２を介して外部に出力
されるのは、外部デバイスとのディジーチェイン接続を
可能とするため外部出力を許容するものとして予め定め
られた命令のみに限定され、例え外部からプログラムメ
モリ４に対して不当アクセスがなされた場合でもプログ
ラムメモリ４の記憶内容が無秩序に外部に開放されるこ
とはないから、プログラムの機密保護が図れる． （２）また、デコーダ１０としてＰＬＯを適用すること
により，プログラムメモリ４に書込まれるプログラムと
の関係でＰＬＤの論理を容易に変更することができ、ま
た上記特定命令の変更を生じた場合でもこれに容易に対
処し得る．このことは、プログラムメモリ４としてＥＥ
Ｐ　（エレクトリカリ・イレーザブル・アンド・プログ
ラマブル）ＲＯＭを適用し、プログラム内容を複数回に
わたり変更する可能性ある場合等に特に有利となる．以
上本発明者によってなされた発明を実施例に基づいて具
体的に説明したが、本発明は上記実施例に限定されず、
その要旨を逸脱しない範囲において種々変更可能である
． 例えば上記実施例では，プログラムメモリ４より読出さ
れた特定命令をデコーダ１０でデコードすることによっ
てハイレベルの外部出力制御信号１ｌを生成するように
したが、上記特定命令の読出しアドレス情報に基づいて
ハイレベルの外部出力制御信号を生成するようにしても
よい。第２図にはこの場合の実施例が示される。尚，第
２図において、第ｌ図に示されるものと同一機能を有す
るものには同一符号を付してその詳細な説明を省略する
．デコーダｌ９は内部アドレスバス７に接続され，この
内部アドレスバス７を介してプログラムカウンタ６より
のアドレス情報がデコーダ１９に入力されるようになっ
ている。そしてこのデコーダ１９は、プログラムメモリ
４内の命令中外部出力を許容するものとして予め定めら
れた特定命令の読出しアドレス情報が、アドレス生成手
段たるプログラムカウンタ６によって生成された際に、
当該アドレス情報をデコードすることによってハイレベ
ルの外部出力制御信号１１を生成する．例えばこのデコ
ーダｌ９は、上記実施例の場合と同様にＰＬＤによって
構成され、特定命令の読出しアドレス情報が入力された
場合にその出力状態がハイレベルになるようにＰＬＤの
論理が設定さ従ってこの実施例においても．プログラム
メモリ４内より特定命令が読出された際に、出力制御回
路１２を介して当該命令を外部に出力することができ、
特定命令以外の外部出力を阻止することができるので，
上記実施例の場合と同様の作用効果を得ることができる
．特に本実施例の場合、特定命令自体ではなく，その読
出しアドレス情報をデコードするようにしているので、
命令コードのビット数がアドレス信号のビット数よりも
多い場合には上記実施例に比べてデコーダの回路構成が
簡単になる．但し、プログラムメモリ４内の異なるアド
レスに同一の特定命令が複数存在するには，逆に上記実
施例のように命令コードを直接デコードする方がデコー
ダの回路構成を簡単にするには有利である． また、プログラムメモリ４のアドレス空間を外部出力可
能部と外部出力不可能部とに分割し、プログラムカウン
タ６により、外部出力可能部に対応するアドレス情報が
生成された場合にのみ当該外部出力可能部に属する命令
が外部に出力されるようにＰＬＤの論理を設定するよう
にしてもよい．この場合、ＰＬＤではなく通常のゲート
アレイによってデコーダ１０．１９が構成され、デコー
ダの論理が固定されている場合でも、ユーザ側で上記の
アドレス空間分割を考慮したプログラミングを行い、外
部出力許容命令を上記出力許容部に書込むようにすれば
、上記実施例と同様に、必要命令のみの外部出力が可能
となる。

尚、デコーダ１０の出力論理を反転させ，ローレベルの
場合に出力制御回路１２を介して特定命令を外部データ
バス１４に出力するように構或することもできる． 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルチップマイ
クロコンピュータに適用し外部デバイスとのディジーチ
ェイン接続を行う場合について説明したが、本発明はそ
れに限定されるものではなく，例えば特定の命令によっ
てその他のハンドシェイク制御を行うことができるよう
なアーキテクチャを持つその他のデータ処理装置などに
も適用することができる．本発明は少なくとも外部デバ
イスとの関係でプログラムメモリ内の特定命令を外部に
出力する必要性のある場合のプログラム機密保護を図る
条件のものに適用することができる． 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば，下記の通りである
． すなわち，プログラムメモリ内の特定命令又はその読出
しアドレス情報に基づいて，当該特定命令の外部出力を
指示する外部出力制御信号が生成された場合にのみ，上
記特定命令の外部出力が許容されるので、外部デバイス
との関係で内蔵プログラムメモリ内の命令を外部に出力
する必要性のあるデータ処理装置のプログラム機密保護
を図ることができる． また、書替え可能な不揮発性メモリによって所望の論理
を構成し得るＰＬＤを有して上記制御信号生成手段を構
成することにより、プログラムメモリに書込まれるプロ
グラムとの関係でＰＬＤの論理を容易に設定することが
でき、更に上記特定命令の変更を生じた場合でもこれに
容易に対処し得る．

【図面の簡単な説明】

第１図は本発明に係るデータ処理装置の一実施例ブロッ
ク図、 第２図は他の実施例ブロック図である．４・・・プログ
ラムメモリ、６・・・プログラムヵウンタ．１０，１９
・・・デコーダ、１２・・・出方制御回路．第 １ 図 第 ２ 図

Claims (3)

【特許請求の範囲】
1. １．中央処理装置とこの中央処理装置の動作プログラム
   を保有するプログラムメモリとを一つの半導体基板に含
   んで成るデータ処理装置において、上記プログラムメモ
   リに格納されている命令のうち外部出力を許容するもの
   として予め定められた特定命令が、上記中央処理装置に
   よって生成されたアドレス情報に基づいて読出された際
   に、その特定命令に基づいて当該特定命令の外部出力を
   指示する外部出力制御信号を生成する制御信号生成手段
   と、上記プログラムメモリの出力側に配置され、上記外
   部出力制御信号に従って上記特定命令の外部出力を可能
   とする出力制御手段とを具備することを特徴とするデー
   タ処理装置。
2. ２．中央処理装置とこの中央処理装置の動作プログラム
   を保有するプログラムメモリとを一つの半導体基板に含
   んで成るデータ処理装置において、上記プログラムメモ
   リに格納されている命令のうち外部出力を許容するもの
   として予め定められた特定命令の読出しアドレス情報が
   、上記中央処理装置からプログラムメモリに与えられた
   際に、当該アドレス情報に基づいて当該特定命令の外部
   出力を指示する外部出力制御信号を生成する制御信号生
   成手段と、上記プログラムメモリの出力側に配置され、
   上記外部出力制御信号に従って上記特定命令の外部出力
   を可能とする出力制御手段とを具備することを特徴とす
   るデータ処理装置。
3. ３．上記制御信号生成手段は、書替え可能な不揮発性メ
   モリ素子によって所望の論理を構成し得るプログラマブ
   ルロジックデバイスを含み、上記プログラムメモリから
   読み出される命令又はプログラムを読み出すためのアド
   レス情報を、そのプログラマブルロジックデバイスのプ
   ログラム状態に従ってデコードすることにより上記外部
   出力制御信号を生成する請求項１又は２記載のデータ処
   理装置。