JPH03156533A - マイクロプロセッサ - Google Patents

マイクロプロセッサ

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JPH03156533A
JPH03156533A JP2226134A JP22613490A JPH03156533A JP H03156533 A JPH03156533 A JP H03156533A JP 2226134 A JP2226134 A JP 2226134A JP 22613490 A JP22613490 A JP 22613490A JP H03156533 A JPH03156533 A JP H03156533A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロフロセッサに関し、特にパイプライン
方式のマイクロプロセッサにおける命令テコードユニッ
トの改良に関する。
マイクロプロセッサは、基本的に、バスサイクルを起動
し命令のフェッチやオペランドデータのリード／ライト
を実行するバス制御ユニット　（ＢＣＵ）、ＢＣＵに対
し命令の先取りを要求し命令ブリフェッチを実行する命
令ブリフェッチユニット（ＰＦＵ）、ブリフェッチされ
た命令をデコードし命令実行に必要なデータ処理情報お
よびオペランドアクセスに必要なオペランドアクセス情
報を発生する命令デコード処理ツ）　（ＩＤＵ）、ＩＤ
Ｕからのオペランドアクセス情報にもとづきオペランド
アクセスのための実効アドレスを計算スる実効アドレス
発生ユニット　（ＥＡＧ）、計算された実効アドレスを
実アドレスに変換しＥＣＵに対しオペランドアクセスを
要求するメモリ管理ユニッ）　（ＭＭＵ）、ならびにＩ
ＤＵからのデータ処理情報にもとづき命令を実行する命
令実行ユニット（ＥＸＵ）を有する。これら各ユニット
は所定のパイプライン処理に従って並列に動作している
。
ところで、近年のマイクロフロセッサは、プログラム作
成の容易さを重視した高機能化を１指している。すなわ
ち、ｌオペランド命令、２オペランド命令等の各種命令
に対して豊富な命令フォーマットを提供し、かつそれぞ
れのオペランドに対して独立なアドレシングモードを指
定可能とする機能をサポートしている。アドレシングモ
ードに対しても直接／間接モード、ディスプレースメン
トモード、インデックス付モード等の豊富なアドレシン
グモードをサポートしている。
〔発明が解決しようとする課題〕
このように、多くの命令フォーマットおよびアドレシン
グモードをサポートすると、それらの解読のための負荷
が重くなり、デコード処・理時間が長くなる。すなわち
、ＩＤＵは、ＰＦＵからの命令が有する命令フォーマッ
トおよび各オペランドのアドレシングモードを解読検出
し、その結果にもとづくデコードシーケンスに従ってデ
コード処理を実行してデータ処理情報およびオペランド
アクセス情報を発生している。このため、命令フォーマ
ットおよび各オペランド毎の７ドレシングモードの種類
が多くなるほどこれらを解読検出して命令デコードシー
ケンスを決定するに要する時間が無視できなくなり、こ
の分データ処理情報およびアドレス生成情報の発生が遅
れるのである。
これは、命令のパイプライン処理に乱れをもたらし、マ
イクロプロセッサの性能の低下を招いてしまうことにな
る。
したがって、本発明の目的は、改良された命令デコード
処理機能を有するマイクロプロセッサを提供することに
なる。
本発明の他の目的は、豊富な命令フォーマットおよびア
ドレシングモードをサポートしつつ命令デコード処理時
間を短縮した高性能のマイクロフロセッサを提供するこ
とにある。
〔課題を解決するための手段〕
本発明によるマイクロプロセッサは、ＰＦＵからの命令
に対するデコード処理をプリデコーダユニットとメイン
デコーダユニットで実行し、これらの間にプリデコーダ
ユニットからの情報を一時ストアしてメインデコーダユ
ニットに与えるバッファを設けてこれら両デコーダユニ
ットをパイプライン方式で動作させたことを特徴として
いる。
プリデコーダユニツ）は、ＰＦＵからの命令が有するオ
ペコードフィールドおよびアドレシングモードフィール
ドをそれぞれ受ける第１および第２のプリデコーダを有
している。第１のプリデコーダはオペコードフィールド
をデコードし、オペコードフィールドのバイト数および
オペランドの数を示すオペコード情報を生成し、第２の
プリデコーダはアドレシングフィールドをデコードし、
各オペランドのハイド数およびアドレシングモードを示
すアドレシングモード情報を生成する。これらオペコー
ド情報およびアドレシングモード情報はバッファに一時
ストアされる。バッファはＰＦＵからの命令のオペコー
ドフィールドおよびアドレンングモードフィールドの情
報も一時ストアし、さらにＰＦＵからの命令が有するデ
ィスプレースメントやイミディエートデータも一時スト
アする。メインデコーダユニットは、バッファから供給
されるオペコード情報およびアドレシングモード情報に
もとづきデコードシーケンスを決定し、この決定された
デコードシーケンスにもとづきバッファからの他の情報
に対するデコード処理を実行してデータ処理情報および
オペランドアクセス情報を生成する。メインデコーダユ
ニットによるかかる処理の実行中、プリデコーダユニー
／　）は、第２オペランドのための７ドレシングモード
のプリデコーダ処理又は次の命令に対するプリデコーダ
を実行している。
すなわち、本発明は命令に対するデコード処理が、命令
が有する命令フォーマットおよびアドレシングモードを
解読検出するという第１の処理とその結果により決定さ
れるデコードシーケンスに従ってデコード処理を実行し
デコード情報を生成するという第２の処理とからなるこ
とに着目し、第１および第２の処理をそれぞれプリデコ
ーダユニットおよびメインデコーダユニットで分担させ
、かつこれらユニットをパイプライン構成としたもので
ある。したがって、本発明によればサポートする命令フ
ォーマットおよびアドレシングモードを豊富に揃えても
、それらの解読検出時間を見かけ上なくすことが出来る
。かくして、パイプライン処理の乱れはほとんど生じず
、パイプライン方式のマイクロプロセッサの性能をフル
に発揮させることができる。
〔実施例〕
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例によるパイプライン方式のマ
イクロプロセッサ１００のブロック図である。バス制御
ユニット（ＥＣＵ）１１０は、図示しないメモリや周辺
Ｉ１０ユニットが接続されたシステムバス１９０に対す
るバスサイクルを起動し、命令をフェッチしたり、オペ
ランドデータのリード／ライトを実行する。命令ブリフ
ェッチユニット（ＰＦＵ）１２０はブリフェッチポイン
タ（図示せず）を有し、このポインタの内容と共にＥＣ
ＵＩＩＯに対し命令のブリフェッチ要求をバス１２０１
を介して行なう。ＢＣＵＩＩＯからのブリフェッチされ
た命令は命令バス１１０１を介してＰＦＵ　ｌ　２０に
供給され一時ストアされる。
ＰＦＵ　ｌ　２０は先取りした命令をオペコードおよび
オペランドに整列してバス１２０２に出力する。
バス１２０２上に出力された情報は本発明に従ってブリ
デコーダユニッ）　（ＰＤＵ）１３０に供給される。Ｐ
ＤＵ　１３０はオペコードにもとづきオペコードのバイ
ト長およびオペランドの数をデコード検出しオペコード
情報を発生し、またオペコードにもとづきオペランドの
バイト長およびアドレシングモードをデコード検出しア
ドレシングモード情報を発生する。これら情報はバス１
２０２上の他の情報とともにバス１３０２を介してバ１
ツファ（ＢＦＦ）１４０に一時ストアされる。ＥＦＦ１
４０の出力はバス１４０１を介してメインデコーダユニ
ット（ＭＤＵ）ｌ　５０に供給される。
ＭＤＵ　ｌ　５０は上位オペコード情報およびアドレシ
ングモード情報にもとづきデコードシーケンスを決定し
、所定のデコード処理を実行してオペランドアクセスの
ためのオペランドアクセス情報１５０２および命令実行
のためのデータ処理情報１５０１を生成する。オペラン
ドアクセス情報１５０２は実効アドレス発生ユニッ）　
（ＥＡＧ）１６０に供給され、オペランドアクセスのた
めの実効アドレス１６０１が計算される。この実効アド
レス１６０１はメモリ管理ユニット１７０に供給され、
実アドレスに変換される。変換の終了は信号１７０２に
よってＭＤＵ１５０に通知される。
ＭＭＵ　１７０は変換した実アドレスとともにＢＣＵｌ
ｌＯに対してオペランドアクセス要求を発行する。ＭＤ
Ｕ　１５０からのデータ処理情報１５０１は実行制御ユ
ニツ）　（ＥＸＵ）１８０に供給され、ＥＸＵ　１８０
はバス１８０１を介してＢＣＵｌｌｏとの間でオペラン
ドデータのやり取りを制御して要求されたデータ処理を
実行する。これらＢＣＵＩＩＯ，Ｐ、ＦＵ１２０．ＰＤ
Ｕ１３０．ＭＰＵ１５０．ＥＡ、Ｇ１６０．ＭＭＵＩ７
０およびＥＸＵ　１８０は所定のパイプライン処理に従
って並列に動作する。
第２図を参照すると、ＰＦＵＩ　２０．ＰＤＵ１３０、
ＢＦＦ１４０およびＭＰＵ１５０のより詳細なブロック
が示されて（・る。なお、図面を簡単化するために、本
発明と関係する部分のみが示されている。ＢＣＵＩＩＯ
からの命令バス１１０１は３２ビット幅（すなわち、４
バイト幅）であり、したがって４バイト幅の命令情報が
一度のブリフェッチでバス１１０１上に転送される。バ
ス１１０１は４ブロツクの命令キュー（ＩＮＳＱＯ−３
）１２１−１乃至１２１−４に共通に接続されている。
各命令キューｌＮ５ＱＩ　２１は４バイトの記憶容量を
有する。バス１１０１からの４バイト幅の命令情報は、
キューコントローラ１２４からのキューポインタ情報１
２４１によって、命令キューｌＮ５ＱＯ−３にこの順に
一時ストアされる。例えばｌＮ５ＱＯ（１２１−１）に
未処理の命令情報がストアされているときは、バス１１
０１からの次の命令情報は第２のｌＮ５ＱＩ　（１２１
−２）にストアされることになる。ｌＮ５ＱＯ−３（１
２１−１乃至１２１−４）からの各出力は１６バイト幅
の命令情報１２２として一つにまとめられ命令アライナ
１２３に供給さ九る。命令アライナは２バイト幅のオペ
コードフィールド出力バス１２６，２バイト幅の７ドレ
シングフイールドバス１２７および４バイト幅のデータ
出力バス１２８を有する。命令のオペコードフィールド
およびオペランドフィールドを含めた全バイト数は固定
でなく、その要求される処理、およびアドレシングモー
ドに依存して数バイトから十数バイトまで変化する。そ
こで、命令アライナ１２３はアライナコントローラ１２
５からの７ラインポインタ情報１２５１にもとづき、実
行すべき命令のオペコードフィールドがバス１２６上に
、オペランドのアドレシングフィールドがバス１２７上
に、オペ−１＋７ドのディスプレースメントやイミディ
エートデータがバス１２８上にそれぞれ出力されるよう
に、バス１２２からの命令に対する情報の整列を実行す
る。バス１２６，１２７および１２８が第１図のバス１
２０２に対応する。
バス１２６および１２７に出力されたオペコードデータ
およびアドレシングフィールドデータはＰＤＵ１３０内
のオペコードフィールド（ＯＦＦ）プリデコーダ１３１
およびアドレシングフィールド（ＡＦ）プリデコーダ１
３２にそれぞれ供給される。ＯＦＦプリデコーダ１３１
はオペコードデータにもとづきオペコードのバイト長お
よびオペランドの数を示すオペコード情報１３３を生成
し、ＡＦプリデコーダ１３２はアドレシングフィールド
にもとづきオペランドのバイト長およびアドレシングモ
ードを示すアドレシングモード情報１３４を発生する。
これら情報１３３゜１３４はＰＦＵ１２０内のアライナ
コントローラ１２５およびキューコントローラ１２４に
供給される。これによって、アライナコントローラ１２
５は命令アライナ１２３が出力すべきバイトの位置およ
び数を制御するアライナポインタ情報１２５１を生成し
、キューコントローラ１２４はバス１１０１からの命令
をストアすべきキューｌＮ５Ｑの位置を制御する。キュ
ーポインタ情報１２４１を生成する。情報１３３および
１３４はＢＦＦ　１４０のバッファレジスタ（ＢＦＦＲ
ＩおよびＢＦＦＲ３）１４１，１４３にそれぞれ一時ス
トアされる。
命令アライナ１２３からのオペコードデータおよびアド
レシングフィールドデータはさらに分岐バス１２６１．
１２７１を介してＢＦＦ　１４０に供給されＢＦＦＲ２
，ＢＦＦＲ４にそれぞれ一時ストアされる。命令アライ
ナ１２３からのディスプレースメントやイミディエート
データはバス１２８を介してＢＦＦ　１４０に供給され
、ＢＦＦＲ５に−時ストアされる。情報バス１３３，１
３４．分岐バス１２６１．１２７１およびバス１２８が
第１図のバス１３０２に対応する。
ＢＦＦ　１４０のＢＦＦＲＩ、ＢＦＦＲ２の情報、すな
わちオペコード情報およびアドレシングモード情報は、
ＭＤＵ　１５０内のデコードシーケンスコントローラ１
５１に供給され、これによってコントローラ１５１は実
行すべきデコードシーケンスを直ちに決定しそのシーケ
ンス情報１５１１゜１５１２を発生する。シーケンス情
報１５１１はＯＰＦメインデコーダ１５２に供給され、
同デコーダにはＢＦＦＲ２からオペコードデータも供給
されている。この結果、ＯＦＦメインデコーダは命令実
行に必要なデータ処理情報１５０１を生成し、ＥＸＵ　
１８０に供給する。ＢＦＦＲ４からのアドレシングフィ
ールドデータはＡＦメインデコーダ１５３に供給され、
ディスプレースメントやイミディエートデータはオペラ
ンドアクセス情報発生器１５４に供給される。これらユ
ニット１５３．１５４はシーケンス情報１５１２によっ
て決定されたアドレシングシーケンスに従って動作し、
オペランドアクセス情報１５０２を生成しＥＡＧ１６０
に供給する。
前述したように、実行すべき命令のバイト数は要求され
る処理およびオペランドに対するアドレシングモードに
依存して変化する。第５図に命令フォーマットの例を示
す。同図（Ａ）は２オペランド命令５００であり、第１
オペランドのアドレシングモードはディスプレースメン
トモード、第２オペランドの７ドレシングモードはディ
スプレースメント・インデックス付モードとなっている
。
より詳細には、この命令５００は、２バイト長のオペコ
ード（ＯＰ）フィールド５０１．１バイト長の第１オペ
ランド（ＯＰＭＤＩ）アドレシングモード（ＡＭ）フィ
ールド５０２．４バイト長のディスプレースメント５０
３．ｌバイ）長（７ｐ第２オペランド（ＯＰＮＤ２）イ
ンデックスフィールド５０４．１バイト長のアドレシン
グモードフィールド５０５．および２バイト長のディス
フレースメント５０６からなり、全１１バイト長となっ
ている。第５図（Ｂ）は１オペランド命令５５０であり
、そのオペランドのアドレシングモードはディスプレー
スメントインデックス付モードである。夫々が１バイト
長のＯＰコードフィールド５１０、インデックスフィー
ルド５１１およびＡＭフィールド５１２と４バイト長の
ディスプレースメント５１３とからなり、全７バイト長
の命令である。
以下、動作において第１図、第２図、第５図および第３
図Ａに示すタイミングチャートを用いて説明する。説明
の便宜上、命令キューｌＮ５Ｑ１２１に第５図Ａの２オ
ペランド命令５００と第５図Ｂの１オペランド命令５５
０がストアされている。ただし、命令キューｌＮ５Ｑは
全１６バイト幅であるので、■オペランド命令５５０の
内ディスプレースメント５１３の下位側２バイトはまだ
命令キューｌＮ５Ｑにストアされていない。
まず、命令７ライナ１２３はアライナコントローラ１２
５からの指示によって、１６バイト幅のバス１２２上の
情報のうち第１および第２バイトをバス１２６に第３お
よび第４バイトをバス１２７上にそれぞれ出力する。す
なわち、命令５００のＯＰコードフィールド５０１がバ
ス１２６に、０ＰＮＤ　１・ＡＭフィールド５０２とデ
ィスプレースメント５０３の第１バイトがバス１２７上
に、システムクロック■の１クロック期間それぞれ出力
される。これによって、ＯＦＦプリデコーダ１３１はオ
ペコード情報１３３を発生し、ＡＰプリデコーダ１３２
はアドレシングモード情報１３４を発生する。オペコー
ド情報１３３はこの命令が２バイトのオペコードをもち
、２つのオペランドに対する命令であることを示す。ア
ドレシングモード情報１３４は第１オペランドがディス
プレースメントモードのアドレシングが指定されており
、そのディスプレースメントが４バイト長であることを
示す。なお、ＡＦプリデコーダ１３２に供給されたディ
スプレースメントの第１バイトは無視される。これら情
報１３３，１３４により、アライナコントローラ１２５
は、命令アライナ１２３が次のクロック■の期間でバス
１２２上の情報の第４乃至第７バイトをバス１２ｇ上に
出力するようにアライナポインタ情報１２５１を制御し
、キューコントローラ１２４はｌＮ５ＱＯの第１乃至第
３バイトに次の命令がストアされることを許可するよう
にキューポインタ情報１２４１を制御する。
次のクロック■の始まり、ＰＤＵ　１３０からの情報１
３３，１３４およびフィールドデータ５０１゜５０２は
ＢＦＦ　１４０の対応するレジスタにストアされ、一方
、命令アライナ１２３はティスフレースメント５０３を
バス１２８上に出力する。
このクロック期間、ＭＤＵ１５０はＢＦ’Ｆ１４０から
の情報にもとづき、デコード処理を開始する。
すなわち、ＯＦＦメインデコーダ１５２は２つのオペラ
ンドに対する要求された処理を示すデータ処理情報１５
０１を生成し、ＡＦメインデコーダ１５３は、第１オペ
ランドのためのディスプレースメント５０３の待ち状態
となるまでアクセス情報の生成処理を進める。また、ア
ライナコントローラ１２５は次のクロック■で命令アラ
イナ１２３がバス１２２上の情報のうち第９．第１０バ
イトをバス１２７上に出力するように、アライナポイン
タ情報１２５１を制御する。
次のクロック■になると、ディスプレースメント５０３
はＢＦＦ　１４０のＢＦＦＲ５（１４５）にストアされ
、一方０ＰＮＤ２インデックスフィールド５０４および
ＡＭフィールド５０５が命令アライナ１２３からバス１
２７上に出力される。かくして、ＭＤＵ　１５０は第１
オペランドのためのアクセス情報１５０２を生成し終え
、同情報をＥＡＧ１６０に供給する。一方、ＡＦプリデ
コーダ１３２は、第２オペランドがディスプレースメン
ト、インデックス付モードでありかつディスプレースメ
ントのバイト数が２であることを示すアドレシングモー
ド情報１３４を生成する。
次のクロック■では、ＭＤＵ１５０は第２オペランドの
ためのアクセス情報を生成し始め、命令アライナ１２３
はティスブレースメント５０６を出力する。その次のク
ロック■でディスプレースメント５０６はＢＦＦＲ５（
１４５）を介してＭＤＵ１５０に供給されるので、第２
オペランドのアクセス情報１５０２が生成されＥＡＧ　
１６０に供給される。命令アライナ１２３がディスプレ
ースメント５０６を出力した時点で命令５００に対する
デコード処理は完了する。したがって、アライナコント
ローラ１２５は、クロック■の期間で命令アライナ１２
３がバス１２２上の情報のうち第１２．第１３バイトを
バス１２６上に、第１４．第１５バイトをバス１２７上
にそれぞれ出力するように、制御する。かくして、命令
５５０のＯＰコードフィールド５１０とインデックスフ
ィールド５１１がＯＦＦブリデコータ１３１に供給され
、ＡＭフィールド５１２とディスプレースメント５１３
の第１バイトがＡＦプリデコーダ１３２に供給される。
ＯＦＦプリデコーダ１３１からの情報）：！ＯＦコード
フィールドが１バイト長であり、かつオペランド数が１
であることを示しており、これはアライナコントローラ
１２５に供給される。
したがって、コントローラ１２５はインテックスフィー
ルド５１１がＡＦプリデコータ１３２に転送されていな
いことを判別し、クロック■でフィールＦ’５１１と５
１２がバス１２７上に出力されるように命令アライナ１
２３を制御する。
方、クロック■の期間では、ＯＦＦメインデコーダ１５
２による処理が実行され、オペランドに対する要求され
た処理を示すデータ処理情報が生成される。クロック■
の期間でＡＦプリデコーダ１３２からのアドレシングモ
ード情報１３４およびフィールド５１１，５１２がＭＤ
Ｕ　１５０に転送される。アドレシングモード情報１３
４はディスブレースメン）５１３が４バイト長であるこ
とを示している。また、クロック■乃至■の期間のうち
、ＰＦＵＩ２０による命令の先取りは実行されており、
したがって、ディスブレース５１３の残りの２バイトは
ｌＮ５ＱＯの第１および第２バイトにすでにストアされ
ている。したがって、クロック■でディスブレース５１
３が命令アライナ１２３から出力され、クロック■で命
令５５０のオペランドアクセス情報の生成が終了する。
このように、実行すべき命令のフォーマットおよび各オ
ペランドに対するアドレシングモードによってデコード
シーケンスおよび命令アライナに対する制御が変化する
が、ＰＤＵ　１４０によって命令フォーマットおよびア
ドレシングモードの解読、検出ならびに命令アライナの
制御情報を得ることによりこれらの制御情報の生成をＭ
ＤＵＩ５０から解放しており、かつＰＤＵ　１４０とＭ
ＤＤ１５０とを両者の間にＢＦＦ　１４０を設けること
でパイプライン処理で動作させている。したがって、Ｐ
ＤＵ　１４０による処理を全体の命令テコード処理の長
で見かけ上なくすことが可能となり、高速なテコード処
理が実現されている。
上述の実施例において、クロック■および■の期間に関
連して説明したように、命令５５０におけるフィールド
５１１，５１２は２度命令アライナ１２３から出力され
ている。これを１度で済ますことができればデコード処
理スピードはさらに改善する。そのための構成を他の実
施例として第４図に示す。なお、第２図と同−機能部は
同一番号で符してその説明は省略する。
本実施例によるマイクロプロセッサでは、１バイト長の
ＯＰコードをもつ命令はそのＯＰコードの最初の３ビツ
トがすべてｌ″であることを利用している。すなわち、
パターン検出器４００がバス１１０１に対して設けられ
ており、この検出器４００は、バス１１０１上の４バイ
トのデータ夫々の最初の３ビツトがすべて“１′”かど
うかを検出し、“ｌ”ならばパターン検出フラグレジス
タ４０１の対応するビットをセットし、少なくとも一つ
が°゛０”ならばフラグレジスタ４０１の対応するビッ
トをリセットしている。パターン検出フラグレジスタ４
０１はしたがって１６ビツト構成である。フラグレジス
タ４０１の内容はフラグアライナ４０２に供給され、命
令アライナ１２５１に対するポインタ情報１２５１に応
答して出力すべきフラグデータ４０３を制御している。
すなわち、命令アライナ１２５１が２バイト幅のバス１
２６の内の第１バイトバス１２６〜ｌに出力するバス１
２２のバイト位置に対応したフラグレジスタ４０１のビ
ットデータが出力さｈる。例えば、命令アライナ１２３
がバス１２２上の第１２番目のバイトデータをバス１２
６−１に出力する時に、フラグレジスタ４０１の１２番
目のビットデータが出力される。バス１２６の第２バイ
トバス１２６−２とバス１２７の第１バイトバス１２７
−１はマルチプレクサ（ＭＰＸ）４０４に供給され、ま
たｍｌバイトバス１２７−１およびＭ２バイトバス１２
７−２はマイクロプロセッサ（ＭＰＸ）４０５に供給さ
れており、これらＭＰＸ４０４゜４０５の出力がバス１
２７としてＰＤＵ　１３０に供給されている。フラグア
ライナ４０２からの出力データ４０３が“１”のとき、
ＭＰＸ４０４゜４０５はそれぞれバス１２６−２．１２
７−１からのデータを選択出力し、′０”のとき１２７
−１．１２７−２からのデータをそれぞれ選択出力する
。
第３図Ｂに本実施例によるタイミングチャートが前実施
例のもとの対比して示されている。クロック■で命令５
００のＯＰコードフィールド５０１がバス１２６に出力
されるとき、フラグ７ライナ４０２は“０”のデータ４
０３を出力する。
したがって、バス１２７上にはＡＭフィールド５０２と
ディスプレースメント５０３の第１バイトが出力される
。すなわち、命令５００に対する処理は第３図Ａと同一
である。クロック■で命令５５０のＯＰ：ｆｆ−ドフィ
ールド５１０がバス１２６−１の出力されるとき、フラ
グアライナ４０２は°“ｌ”のデータを出力する。した
がって、バス１２６−２上のインデックスフィールド５
１１はＭＰＸ４０４を介してバス１２７上に、バス１２
７−１上のＡＭフィールド５１２はＭＰＸ４０５を介し
てバス１２７上にそれぞれ出力され、ＡＦプリデコーダ
１３２に供給される。すなわち、クロック■でＯＰコー
ドおよびアドレシングモードを指定するフィールド５１
１，５１２はそれぞれ対応するプリデコーダ１３１，１
３２に供給される。この結果、クロック■でディスプレ
ースメント５１３が出力され、命令５５０に対するデー
タ処理情報およびオペランドアクセス情報の生成はクロ
ック■で終了する。
〔発明の効果〕
以上のように、本発明によれば命令フォーマットおよび
アドレシングモードを解読・検出するデコーダ処理と実
行すべき処理を示すデータ処理情報およびオペランドア
クセス情報の生成を実行するテコード処理とをパイプラ
イン処理化することにより、デコード処理スピードを低
下させることなく豊富な命令フォーラマットおよびアド
レシングモードをサポートする高性能のマイクロプロセ
ッサが提供される。
【図面の簡単な説明】
第１図は本発明の一実旅例な示すブロック図、第２図は
第１図で示したＰＦＵ、ＰＤＵ、ＢＦＦおよびＭＤＵの
構成を示すブロック図、第３図ＡおよびＢはデ−タ処理
情報を示すタイミングチャート、第４図は本発明の他の
実施例によるＰＦＵの構成を示すブロック図、第５図Ａ
およびＢはそれぞれ命令フォーマットの例を示す図であ
る。

Claims (3)

    【特許請求の範囲】
  1. （１）実行すべき命令をデコードし命令実行に必要なデ
    ータ処理情報およびオペランドアクセス情報を生成する
    命令デコードユニットを有するマイクロプロセッサにお
    いて、前記命令デコードユニットは、前記実行すべき命
    令が有するオペコードフォーマットおよびオペランドに
    対するアドレシングモードを解読してオペコード情報お
    よびアドレシングモード情報を発生するプリデコーダユ
    ニットと、これらオペコード情報およびアドレシングモ
    ード情報とともに前記実行すべき命令内の前記データ処
    理情報およびオペランドアクセス情報の生成に必要な情
    報を一時ストアするバッファと、このバッファからの情
    報にもとづき前記データ処理情報および前記オペランド
    アクセス情報を生成するメインデコーダユニットとを有
    し、前記プリデコーダユニットおよび前記メインデコー
    ダユニットはパイプラインステージを構成していること
    を特徴とするマイクロプロセッサ。
  2. （２）第１、第２および第３のバスを有し実行すべき命
    令が有するオペコードフィールド、アドレシングフィー
    ルドおよび定数フィールドを前記第１、第２および第３
    のバスにそれぞれ出力する命令アライナと、前記第１の
    バスに結合され前記オペコードフィールドをデコードす
    る第１のデコーダと、前記第２のバスに結合され前記ア
    ドレシングフィールドをデコードする第２のデコーダと
    、前記第１乃至第３のバスおよび前記第１、第２のデコ
    ーダに結合されこれらの情報を一時ストアするバッファ
    と、このバッファからの情報にもとづき前記命令を実行
    するためのデータ処理情報およびオペランドアクセス情
    報を生成する第３のデコーダとを備え、前記第１、第２
    のデコーダによる処理と前記第３のデコーダによる処理
    とをパイプライン化したことを特徴とするマイクロプロ
    セッサ。
  3. （３）前記オペコードフィールドのバイト長を検出する
    手段と、この手段からの検出情報に応答して前記第１の
    バスに出力された情報を前記第２のバスに転送する手段
    とをさらに有することを特徴とする請求項２記載のマイ
    クロプロセッサ。
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