JPH03156515A - System reset circuit system - Google Patents
System reset circuit systemInfo
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- JPH03156515A JPH03156515A JP1295720A JP29572089A JPH03156515A JP H03156515 A JPH03156515 A JP H03156515A JP 1295720 A JP1295720 A JP 1295720A JP 29572089 A JP29572089 A JP 29572089A JP H03156515 A JPH03156515 A JP H03156515A
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- Japan
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- reset
- signal
- circuit
- control
- control processor
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- 238000012544 monitoring process Methods 0.000 claims description 9
- 230000007257 malfunction Effects 0.000 claims description 3
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- 238000000034 method Methods 0.000 description 2
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はシステムリセット回路方式に関し、特に制御プ
ロセサ回路を搭載した装置のシステムリセット回路方式
に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a system reset circuit system, and particularly to a system reset circuit system for a device equipped with a control processor circuit.
（従来の技術）
従来、制御プロセサ回路を搭載した装置のシステムリセ
ットは、電源投入後、任意の時間をリセット信号の出力
とする電源リセット回路と、リセットスイッチの開閉を
電気信号に変換し、リセット信号を出力する丸めのリセ
ットスイッチ回路から成シ、電源リセット回路の出力信
号とリセットスイッチ回路の出力信号とを論理和ゲート
へ入力し、その出力を制御プロセサ回路へ入力し、制御
プロセサ回路を初期化する。(Prior art) Conventionally, the system reset of a device equipped with a control processor circuit consists of a power supply reset circuit that outputs a reset signal at an arbitrary time after the power is turned on, and a power supply reset circuit that converts the opening and closing of a reset switch into an electrical signal. It consists of a rounded reset switch circuit that outputs a signal, inputs the output signal of the power supply reset circuit and the output signal of the reset switch circuit to an OR gate, inputs the output to the control processor circuit, and initializes the control processor circuit. become
（発明が解決しようとする課題）
上述した従来のシステムリセット回路方式は、通信シス
テムや監視システムなどにおいてシステム運転中に誤操
作でリセットスイッチを押下した場合、システムの運用
が一時的に中断してしまうという欠点がある。(Problem to be Solved by the Invention) In the conventional system reset circuit method described above, if a reset switch is pressed by mistake during system operation in a communication system, monitoring system, etc., system operation is temporarily interrupted. There is a drawback.
本発明の目的は、制御信号で制御プロセサ回路が誤動作
した場合、警報信号を出力するとともに制御プロセサ回
路からの制御信号でリセットスイッチの動作を無視する
か有効にするかを設定し、リセットスイッチの動作を許
可するリセット許可信号を出力し、リセットスイッチの
開閉を電気信号に変換し、リセットスイッチ信号をリセ
ットスイッチ回路に出力して１！源投入し、その後、任
意の時間をリセットする電源リセット信号を出力し１、
ＩＦ報傷信号、リセット許可信号と、リセットスイッチ
信号と、電源リセット信号とＫよって警報信号がＩＦ報
時にリセットスイッチ信号を有効化するか、またはリセ
ット許可信号が杵可状態時にリセットスイッチ信号を有
効化して制御プロセサを初期化することによシ上記欠点
を除去し、システム運転の中断することがないように構
成したシステムリセット回路を提供することにある。An object of the present invention is to output an alarm signal when a control processor circuit malfunctions due to a control signal, and to set whether to ignore or enable the reset switch operation using a control signal from the control processor circuit. Outputs a reset permission signal that permits operation, converts the opening/closing of the reset switch into an electrical signal, outputs the reset switch signal to the reset switch circuit, and 1! Turn on the power, then output a power reset signal to reset any time 1,
The IF damage signal, reset permission signal, reset switch signal, power reset signal and K enable the reset switch signal when the alarm signal is an IF alarm, or enable the reset switch signal when the reset permission signal is in the punchable state. It is an object of the present invention to provide a system reset circuit that eliminates the above-mentioned drawbacks by initializing a control processor using a system reset circuit, and is configured so that system operation is not interrupted.
（課題を解決するための手段）
本発明によるシステムリセット回路方式は、制御プロセ
サ回路と、監視回路と、リセット許可回路と、リセット
スイッチ回路と、電源リセット回路と、システムリセッ
ト回路とを具備して構成したものである。(Means for Solving the Problems) A system reset circuit system according to the present invention includes a control processor circuit, a monitoring circuit, a reset permission circuit, a reset switch circuit, a power supply reset circuit, and a system reset circuit. It is composed of
Ｉｌｌ 御プロセサはシステムを制御するだめのモノで
あ）、監視回路は制御プロセサ回路からの制御信号で制
御プロセサ回路が誤動作した場合に警報信号を出力する
ためのものである。(The control processor is the one that controls the system), and the monitoring circuit is for outputting an alarm signal if the control processor circuit malfunctions due to the control signal from the control processor circuit.
リセット許可回路は、制御プロセサ回路からの制御信号
でリセットスイッチの動作を無視するか、あるいは有効
にするかを設定し、リセットスイッチの動作を許可する
リセット許可信号を出力するためのものである。The reset permission circuit sets whether to ignore or enable the operation of the reset switch using a control signal from the control processor circuit, and outputs a reset permission signal that allows the operation of the reset switch.
リセットスイッチ回路は、リセットスイッチの開閉を電
気信号に変換し、リセットスイッチ信号を出力するため
のものである。The reset switch circuit converts the opening and closing of the reset switch into an electrical signal and outputs the reset switch signal.
電源リセット回路は、電源の投入後、任意の時間をリセ
ットする電源リセット信号を出力するためのものである
。The power supply reset circuit is for outputting a power supply reset signal for resetting an arbitrary time after power is turned on.
システムリセット回路は、警報信号、前記リセット許可
信号、前記リセットスイッチ信号、ならびに前記電源リ
セット信号を入力し、前記警報信号が警報時にリセット
スイッチ信号を有効にするか、あるいはリセット許可信
号が許可状態のときＫはリセットスイッチ信号を有効に
するため、制御プロセサを初期化するためのリセット制
御信号を出力するためのものである。The system reset circuit inputs an alarm signal, the reset enable signal, the reset switch signal, and the power reset signal, and the alarm signal enables the reset switch signal in the event of an alarm, or the reset enable signal enables the reset switch signal in the enable state. Time K is for validating the reset switch signal and outputting a reset control signal for initializing the control processor.
（実施例） 次に、本発明について図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.
第１図は、本発明によるシステムリセット回路方式の一
実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of a system reset circuit system according to the present invention.
第１図において、１はシステムリセット回路、！は制御
プロセサ回路、墨はリセット許可回路、４は監視回路、
６はリセットスイッチ回路、−は電源リセット回路であ
る。In FIG. 1, 1 is a system reset circuit, ! is the control processor circuit, black is the reset permission circuit, 4 is the monitoring circuit,
6 is a reset switch circuit, and - is a power supply reset circuit.
電源リセット回路６は、電源投入時に任意の時間長のリ
セットパルスを電源リセット信号を信号線１Ｇに出力す
る。信号線１６上に出力されたリセットパルスはシステ
ムリセット回路１に入力され、システムリセット回路１
は直ちにリセット制御信号を信号線１０上に出力する。The power supply reset circuit 6 outputs a power reset signal with a reset pulse of an arbitrary length to the signal line 1G when the power is turned on. The reset pulse output on the signal line 16 is input to the system reset circuit 1, and the reset pulse is input to the system reset circuit 1.
immediately outputs a reset control signal onto signal line 10.
制御プロセサ２は信号線１０上のリセット制御信号によ
シ初期化され、動作を開始する。リセットスイッチ回路
Ｓにはリセットスイッチ１が接続されていて、り竜ット
スイツテ７の閉塞によシリセットスイッチ信号１ｓを信
号線１５上に出力する。Control processor 2 is initialized by a reset control signal on signal line 10 and starts operating. A reset switch 1 is connected to the reset switch circuit S, and outputs a reset switch signal 1s onto a signal line 15 when the reset switch 7 is blocked.
動作中の制御プロセサ！は、信号線１２を介して監視回
路４へ監視制御信号を周期的に出力する。Control processor in action! periodically outputs a monitoring control signal to the monitoring circuit 4 via the signal line 12.
監視回路４は信号線１！上の監視制御信号が断されたと
きに信号線１４上に警報信号１４を出力する。人間の操
作もしくは制御プログラムにより制御プロ七す２を制御
すると、信号線１１上にリセット許可制御信号が出力さ
れ、リセット許可回路ＩＫ入力される。入力されたリセ
ット許可制御信号は、信号線１５上のリセットスイッチ
信号を有効化する意味を持つ信号である。信号線１１上
のリセット許可制御信号によって信号＠１５上のリセッ
トスイッチ信号を有効にする場合に、リセット許可回路
５はリセット許可信号を出力する。システムリセット回
路１は信号線１５上のリセット許可信号と信号線１４上
の警報信号とのそれぞれの出力がなｉ場合に、信号線１
６上に出力されたリセットスイッチ信号を無視し、信号
線１５上のリセット許可信号か、あるいけ信号線１４上
の警報信号かのどちらか一方の出力がある場合に、信号
線１５上に出力されたリセットスイッチ信号を有効化す
る。システムリセット回路１は、信号線１６上のリセッ
トスイッチ信号が有効の場合にのみ、信号線１０からリ
セット制御信号を制御プロセサ！に出力する。Monitoring circuit 4 is signal line 1! When the upper supervisory control signal is cut off, an alarm signal 14 is output on the signal line 14. When the control processor 2 is controlled by a human operation or a control program, a reset permission control signal is output onto the signal line 11 and input to the reset permission circuit IK. The input reset permission control signal is a signal that has the meaning of validating the reset switch signal on the signal line 15. When the reset permission control signal on the signal line 11 enables the reset switch signal on the signal @15, the reset permission circuit 5 outputs the reset permission signal. The system reset circuit 1 resets the signal line 1 when the reset permission signal on the signal line 15 and the alarm signal on the signal line 14 are not output.
Ignore the reset switch signal output on signal line 6, and output on signal line 15 if either the reset permission signal on signal line 15 or the alarm signal on signal line 14 is output. enable the reset switch signal. The system reset circuit 1 sends a reset control signal from the signal line 10 to the control processor only when the reset switch signal on the signal line 16 is valid. Output to.
（発明の効果）
以上説明したように本発明は、制御グロセサの正常動作
中におけるリセットスイッチの誤操作を防止することが
できるという効果がある。(Effects of the Invention) As described above, the present invention has the effect of being able to prevent erroneous operation of the reset switch during normal operation of the control grosser.
＆τ１図は、本発明によるシステムリセッ方式の一実施
例を示すブロック図である。
１・・・システムリセット回路
２・・・制御グロセサ回路
５・−・す七ット許可回路
４・・・監視回路
５・・・リセットスイッチ回路
８・・・電源リセット回路
Ｔ・・・リセットスイッチ
１０〜１６・・ψ・・信号線
ト回路&τ1 is a block diagram showing an embodiment of the system reset method according to the present invention. 1...System reset circuit 2...Control grosser circuit 5...Sevent permission circuit 4...Monitoring circuit 5...Reset switch circuit 8...Power supply reset circuit T...Reset switch 10~16...ψ...Signal line circuit
Claims (1)
御プロセサ回路からの制御信号で前記制御プロセサ回路
が誤動作した場合に警報信号を出力するための監視回路
と、前記制御プロセサ回路からの制御信号でリセットス
イッチの動作を無視するか、あるいは有効にするかを設
定し、前記リセットスイッチの動作を許可するリセット
許可信号を出力するためのリセット許可回路と、リセッ
トスイッチの開閉を電気信号に変換し、リセットスイッ
チ信号を出力するためのリセットスイッチ回路と、電源
の投入後、任意の時間をリセツトする電源リセット信号
を出力するための電源リセット回路と、前記警報信号、
前記リセット許可信号、前記リセットスイッチ信号、な
らびに前記電源リセット信号を入力し、前記警報信号が
警報時に前記リセットスイッチ信号を有効にするか、ま
たは前記リセット許可信号が許可状態のときに前記リセ
ットスイッチ信号を有効にするため、前記制御プロセサ
を初期化するためのリセット制御信号を出力するための
システムリセット回路とを具備して構成したことを特徴
とするシステムリセット回路方式。a control processor circuit for controlling the system; a monitoring circuit for outputting an alarm signal when the control processor circuit malfunctions due to a control signal from the control processor circuit; and a reset circuit for resetting the system using the control signal from the control processor circuit. A reset permission circuit for setting whether to ignore or enable the operation of the switch and outputting a reset permission signal that allows the operation of the reset switch; a reset switch circuit for outputting a switch signal, a power reset circuit for outputting a power reset signal for resetting an arbitrary time after power is turned on, and the alarm signal;
input the reset enable signal, the reset switch signal, and the power reset signal, and enable the reset switch signal when the alarm signal is in alarm, or enable the reset switch signal when the reset enable signal is in the enable state; A system reset circuit system comprising: a system reset circuit for outputting a reset control signal for initializing the control processor in order to enable the control processor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1295720A JPH03156515A (en) | 1989-11-14 | 1989-11-14 | System reset circuit system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1295720A JPH03156515A (en) | 1989-11-14 | 1989-11-14 | System reset circuit system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03156515A true JPH03156515A (en) | 1991-07-04 |
Family
ID=17824290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1295720A Pending JPH03156515A (en) | 1989-11-14 | 1989-11-14 | System reset circuit system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03156515A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011150715A (en) * | 2011-03-07 | 2011-08-04 | Kyocera Corp | Personal digital assistant |
| JP2013065334A (en) * | 2012-11-19 | 2013-04-11 | Kyocera Corp | Portable information terminal |
| US8571597B2 (en) | 2005-12-09 | 2013-10-29 | Kyocera Corporation | Mobile information terminal executing application program |
-
1989
- 1989-11-14 JP JP1295720A patent/JPH03156515A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8571597B2 (en) | 2005-12-09 | 2013-10-29 | Kyocera Corporation | Mobile information terminal executing application program |
| JP2011150715A (en) * | 2011-03-07 | 2011-08-04 | Kyocera Corp | Personal digital assistant |
| JP2013065334A (en) * | 2012-11-19 | 2013-04-11 | Kyocera Corp | Portable information terminal |
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