JPH03150649A - アドレス変換バッファの障害処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はアドレス変換バッファの障害処理装置に関し、
特に仮想アドレス空間を利用し高速実アドレス変換のた
めにＴＬＢ　　（アドレス変換）くツファ）を有する装
置において、このＴＬＢから読出されたデータに障害が
検出された際の障害処理方式に関する。

従来技術 従来のＴＬＢを有する情報処理装置では、読出されたデ
ータに障害が検出された場合、直ちにクロックを停止さ
せ、障害処理プロセッサへ障害の発生を報告しＴＬＢを
デグレードするか、障害箇所をシフトバスで抜出して再
度同じ箇所で障害が発生した際ＴＬＢをデクレードして
いる。

上述した従来の技術では、いずれもクロ・ツクを停止さ
せているので、再試行させる迄の時間のロスが大きい。

特に、ＴＬＢを構成しているＲＡＭが間欠障害を起した
場合、ＴＬＢをデグレードし動的アドレス変換機構だけ
でアドレス変換することは、再試行させる迄の間隔をロ
スさせるだけでなく、再試行後のアドレス変換にかかる
時間が大巾に増加して処理性能を大きく遅らせる。

発明の目的 本発明は、ＴＬＢに障害が発生時、クロックは停止させ
ずアドレス変換の制御をミスヒツト時と同様にアドレス
変換機構へ渡し、動的アドレス変換機構でアドレス変換
中、前記障害が、固定障害か間欠障害かをチエツクし、
間欠障害の場合、ＴＬＢはデグレードしないで、次のリ
クエストから再度ＴＬＢの利用を可能とすることにより
、上述した問題点を解決するようにしたアドレス変換バ
ッファの障害処理装置を提供することを目的としている
。

発明の構成 本発明によれば、仮想アドレスを実アドレスに変換する
ためのアドレス変換バッファの障害処理装置であって、
前記アドレス変換バッファの読出し出力のエラーの有無
を検出するエラー検出手段と、前記エラー検出手段によ
りエラーの発生が最初に検出されたとき、このエラー発
生箇所に、全て“１″及び全て“０°のデータの一方を
書込むよう制御する手段と、この書込みデータを再度読
出してエラーが検出されなかったとき前記エラー発生箇
所に前記データの他方を書込むよう制御する手段と、こ
れ等再書込みデータ及び再々書込みデータの読出し時に
エラーが検出されたときに前記エラー発生箇所が固定障
害であることを識別する手段とを有することを特徴とす
るアドレス変換バッファの障害処理装置が得られる。

実施例 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック図である。論
理アドレスレジスタ（ＬＡＲ）　１はＴＬＢ　６のアク
セスに用いる仮想アドレスを保持する。アドレスバッフ
ァ（＾ＤＢ）２は障害検出時にそのワードに“０”又“
１”を書込むための滑りレジスタである。ライトデータ
レジスタ（ＷＤＲ）　３はＴＬＢ登録データを保持する
。ライトイネーブルレジスタ（ＷＰ、）　４はＴＬＢ書
込み指示信号を保持する。

反転回路５は反転回路制御信号２１の値によってライト
データレジスタ３の値を反転もしくは“１″サプレスす
る。ＴＬＢ　６はＲＡＭ構成とされており、１ワード偶
数ビツトで、偶パリティで構成されている。バ・リティ
チェック回路７はＴＬＢ　６から読出されたデータのパ
リティチエツクを行なう。

オアゲート８は障害検出時にＴＬＢライトイネーブルを
生成する。

反転回路９は反転回路制御信号２２の値によってＴＬＢ
　６から読出されたデータを反転もしくは′１＠サプレ
スする。読出しレジスタ（ＲＤＲ）　１０は反転回路９
からのデータを受取る。エラーフラグ１１はパリティチ
エツク回路７により障害が検出された場合に点灯する。

固定障害検出回路１２はエラーフラグ１１からの値によ
り反転回路用制御信号２１及び２２、オアゲート８へ送
る信号２３、動的アドレス変換機構（図示せず）ヘアド
レス変換制御を渡す信号２４及び固定障害と判別した上
障害処理プロセッサ（図示せず）へ報告する信号２５を
夫々生成する。

第２図は固定障害検出回路１２の具体例を示す回路図で
ある。ＦＦ（フリップフロップ）３１は障害発生時点灯
するＦＦであり、障害発生ワードにオール“０”を書込
んだ後これを再度読出して障害が検出されなかった場合
クリアされる。

ＦＦ３２は障害発生時点灯するＦＦであり、障害発生ワ
ードにオール“１″を書込んだ後読出して障害が検出さ
れなかった場合クリアされる。

カウントレジスタ３３は障害発生時の固定障害判定のフ
ェーズを示す。マイナス１カウンタ３４はカウントレジ
スタ３３の値を−１する。コンパレータ３５はカウント
レジスタ３４のフェーズ内容とフェーズ１＃”とを比較
して固定障害判定タイミングを示すものである。

障害処理プロセッサへ報告する信号２５はコンパレータ
３５の出力とエラーフラグ１１の出力とによりアンドゲ
ート３９を介して生成される。オアゲート８へ送る信号
２３はＦＦ３１及び３２の出力とコンパレータ３５の出
力とによりアンドゲート４０を介して生成される。

反転回路５用の制御信号２１はＦＦ３１と３２とのナン
ド（３７）で生成される。動的アドレス変換機構へ制御
を渡す信号２４は、エラーフラグ１１とＦＦ３１及び３
２の両舌定出力のアンド（４２）で生成される。反転回
路９用制御信号２２はＦＦ３１の否定出力である。

第３図は反転回路５の具体的回路図である。反転回路５
用制御信号２１が“０”のときは、ライトデータレジス
タ３の出力はオール“１”にサプレスされ、“１１のと
きはライトデータレジスタ３の値がすべて反転される。

第４図は反転回路９の具体的回路図である。反転回路９
用制御信号２２が“０”のときは、ＴＬＢ６の読出し出
力はオール′１１にサプレスされ、′１１のときはＴＬ
Ｂ　６から読出された値がすべて反転される。

次に、タイムチャートを用いて本実施例の動作を説明す
る。第５図（Ａ）は、通常アドレス変換中に障害が検出
され、該ワードにオール“１°を書込み再度障害が検出
されたため、障害処理プロセッサへ固定障害を報告する
場合の動作を示す。

ｔｏで、論理アドレスレジスタ１へＴＬＢアクセスアド
レスＡがセットされる。ｔｌで、このアドレスＡで読出
されたデータにパリティチエツク回路７で障害が検出さ
れ、エラーフラグ１１が点灯する。同時にアドレスＡは
アドレスバッファ２にセットされる。

ｔ２でこのエラーフラグ点灯によりライトイネーブルレ
ジスタ４がセットされる。同時にエラーフラグ１１より
固定障害検出回路１２へ障害検出が報告され、ＦＦ３１
，３２がセットされ、カウントレジスタ３３ヘフエーズ
３＃“がセットされる。

そして、ｔｌでＦＦ３１，３２は点灯していないので、
動的アドレス変換機構へ制御を渡す信号２４が生成され
、アドレス変換制御は動的アドレス変換機構へ移る。ま
た、論理アドレスレジスタ１へアドレスバッファ２より
前述した障害が検出されたワードのアドレスＡが再びセ
ットされる。

ｔＢで、固定障害検出回路１２より送出された反転回路
５用制御信号２１によりオール“１′サプレスされたデ
ータがＴＬＢ　６のアドレスＡへ書込まれ、カウントレ
ジスタ３３は−１されフェイズ″２＃１がセットされる
。

ｔ４で、アドレスＡへ書込んだ値が読出される。

この時パリティチエツク回路７で再び障害が検出されエ
ラーフラグ１１が点灯する。このとき、カウントレジス
タ３３は−１されフェイズ′１＃１がセットされる。

ｔＢにおいて、固定障害検出回路１２により障害が固定
障害であることが判定され、障害処理プロセッサへ報告
する信号２５が生成される。これ以降、ＴＬＢ　６はデ
グレードされアドレス変換は全て動的アドレス変換機構
で行われる。

第５図（Ｂ）は通常アドレス変換中に障害が検出され該
ワードにオール“１”を書込みチエツクしたが、障害は
検出されず、オール“０”を書込んだケースで障害が検
出されたために、障害処理プロセッサへ固定障害を報告
する場合の動作を示す。

ｔＢまでの動作は前述した第５図（Ａ）の説明と同じな
ので省略する。

ｔ４で、ＴＬＢ　６から読出されたデータが、固定障害
検出回路１２から送出される反転回路９用制御信号２２
でオール“１″サプレスされた状態で読出しレジスタ１
０ヘセツトされる。

ｔＢで、この読出しレジスタ１０よりオール″１″がラ
イトデータレジスタ３ヘセツトされる。

また、固定障害検出回路１２からは、オアゲート８を介
してライトイネーブルレジスタ４をセットする信号２３
が送出される。そして、固定障害検出回路１２は、ｔ４
でエラーフラグ１１が点灯しなかったのでＦＦ３２がク
リアされると共にカウントレジスタ３３へはフェイズ３
＃°がセットされる。

ｔＢで、反転回路９用制御信号２２が通常動作時と同様
″１°を送出するので、ライトデータレジスタ３から送
出されるデータオール“１”は反転され、オール“Ｏ“
の形式でアドレスＡへ書込まれる。カウントレジスタ３
３は−１されフエイズ′２＃“がセットされる。

ｔ７で、アドレスＡへ書込んだ値が読出される。

この時パリティチエツク回路７で障害が検出され、エラ
ーフラグ１１が点灯し、カウントレジスタ３３は−１さ
れ、フェイズ１＃０がセットされる。

ｔ８で固定障害検出回路１２により障害が固定障害であ
ることが判定され、障害処理プロセッサへ報告する信号
２５が生成される。以降、ＴＬＢ　６はデグレードされ
アドレス変換は全て動的アドレス変換機構で行われるこ
とになる。

第５図（Ｃ）は通常アドレス変換中に障害が検出された
が、該障害がＲＡＭの間欠障害であった場合の動作を示
す。

ｔ６までの動作は前述した第５図（Ｂ）の説明と同じな
ので省略する。

ｔ７で、読出されたデータに対しパリティチエツク回路
７で障害が検出されなかったので、エラーフラグ１１は
点灯せずカウントレジスタ３３は−１され、フェイズ１
＃”がセットされる。

ｔ８で、ＦＦ３１はクリアされカウントレジスタ３３は
−１されフェイス″０＃１がセットされる。ｔ７でエラ
ーフラグ１１が点灯しなかったので、固定障害検出回路
１２では、固定障害なしと判定され障害処理プロセッサ
へ報告する信号２５は生成されない。

ｔ９において、論理アドレスレジスタ１へアドレスバッ
ファ２からアドレスＡの次にＴＬＢ　６をアクセスする
アドレスがセットされ、動的アドレス変換機構よりアド
レスＡに対する処理が終了した時点からＴＬＢ　６をア
クセスする通常動作に移るのである。

この様に、ＴＬＢの障害の発生時に、それが間欠障害か
固定障害かを判定する処理を行いつつその間は通常のＴ
ＬＢ　ミスヒツトの場合の処理を行い、間欠障害と判っ
た時点で、次のリクエストからはＴＬＢアクセスが可能
になる。

発明の効果 軟土の如く、本発明によれば、ＴＬＢ障害発生時に、そ
れが間欠障害か固定障害かを判定するようにし、間欠障
害であれば、クロック停止をなすことなく通常のＴＬＢ
　ミスヒツト処理と同様な制御を行っているので、継続
的にアドレス変換処理が可能になるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は固定障
害検出回路１２の具体例の回路図、第３図及び第４図は
反転回路５及び９の各回路図、第５図（Ａ）及び（Ｂ）
はＴＬＢの固定障害発生時の各場合の動作タイミングチ
ャート、第５図（Ｃ）はＴＬＢの間欠障害発生時の動作
タイミングチャートである。 主要部分の符号の説明 １・・・・・・論理アドレスレジスタ ２・・・・・・アドレスバッファ ３・・・・・・ライトデータレジスタ ５．９・・・・・・反転回路 ６・・・・・・ＴＬＢ ７・・・・・・パリティチエツク回路 １０・・・・・・読出しレジスタ １１・・・・・・エラーフラグ ２・・・・・・固定障害検出回路

Claims (1)

【特許請求の範囲】
1. （１）仮想アドレスを実アドレスに変換するためのアド
   レス変換バッファの障害処理装置であって、前記アドレ
   ス変換バッファの読出し出力のエラーの有無を検出する
   エラー検出手段と、前記エラー検出手段によりエラーの
   発生が最初に検出されたとき、このエラー発生箇所に、
   全て“１”及び全て“０”のデータの一方を書込むよう
   制御する手段と、この書込みデータを再度読出してエラ
   ーが検出されなかったとき前記エラー発生箇所に前記デ
   ータの他方を書込むよう制御する手段と、これ等再書込
   みデータ及び再々書込みデータの読出し時にエラーが検
   出されたときに前記エラー発生箇所が固定障害であるこ
   とを識別する手段とを有することを特徴とするアドレス
   変換バッファの障害処理装置。