JPH03150484A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03150484A JPH03150484A JP1289457A JP28945789A JPH03150484A JP H03150484 A JPH03150484 A JP H03150484A JP 1289457 A JP1289457 A JP 1289457A JP 28945789 A JP28945789 A JP 28945789A JP H03150484 A JPH03150484 A JP H03150484A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- basic gate
- macrofunction
- output
- cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 3
- 238000012360 testing method Methods 0.000 abstract description 18
- 239000004020 conductor Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000001413 cellular effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明はマクロ機能セルを有する標準セル方式集積回路
に関するものである。
に関するものである。
［従来の技術１
従来の標準セル方式集積回路のマクロ機能セルの出力セ
ルは、マクロ機能セルの動作機能の必要性により論理的
に２つの値を持つノーマル出力セルと、更にハイインピ
ーダンス状態を加えた３つの値を持つスリースティト出
力セルを選択して使用していた。
ルは、マクロ機能セルの動作機能の必要性により論理的
に２つの値を持つノーマル出力セルと、更にハイインピ
ーダンス状態を加えた３つの値を持つスリースティト出
力セルを選択して使用していた。
従来この種の装置として第１図、第２図に示すようにマ
クロ機能セルの出力を基本ゲートセルによって構成され
る回路に入力するものがあった。
クロ機能セルの出力を基本ゲートセルによって構成され
る回路に入力するものがあった。
第１図においてｌはマクロ機能セルのノーマル出力セル
、２はマクロ機能セルブロック、３は基本ゲートセル、
４はマクロ機能セルと基本ゲートセルを接続する配線。
、２はマクロ機能セルブロック、３は基本ゲートセル、
４はマクロ機能セルと基本ゲートセルを接続する配線。
第２図において５はマクロ機能セルのノーマル出力セル
、６はマクロ機能セルブロック、７は基本ゲートセル、
８ａ、８ｂはマクロ機能セルと基本ゲートセルを接続す
る配線、９はセレクタ、１０．１１は集積回路外部との
接続端子である。集積回路の規模が比較的に小さい時は
、第１図に示す回路のように集積回路のテストを集積回
路全体について同時に行なっていた。
、６はマクロ機能セルブロック、７は基本ゲートセル、
８ａ、８ｂはマクロ機能セルと基本ゲートセルを接続す
る配線、９はセレクタ、１０．１１は集積回路外部との
接続端子である。集積回路の規模が比較的に小さい時は
、第１図に示す回路のように集積回路のテストを集積回
路全体について同時に行なっていた。
しかし集積度が増すに従って集積回路全体を同時にテス
トすることが困難になってきた。そこで第２図に示すよ
うにマクロ機能セルと基本ゲートセルの間に外部との接
続端子及びセレクタを設けて、マクロ機能セルと基本ゲ
ートセルを別々にテストできるようにしていた。
トすることが困難になってきた。そこで第２図に示すよ
うにマクロ機能セルと基本ゲートセルの間に外部との接
続端子及びセレクタを設けて、マクロ機能セルと基本ゲ
ートセルを別々にテストできるようにしていた。
［発明が解決しようとする課題］
しかし、前述の従来技術ではマクロ機能セルと基本ゲー
トセルの間に外部との接続端子を設けてマクロ機能セル
と基本ゲートセルを別々にテストを行なうためには、セ
レクタ等の追加回路を設ける必要があった。そこで本発
明はこのような問題を解決するもので、その目的とする
ところは追加回路を設けることなくマクロ機能セルと基
本ゲートセルを別々にテストする方法を提供するところ
にある。
トセルの間に外部との接続端子を設けてマクロ機能セル
と基本ゲートセルを別々にテストを行なうためには、セ
レクタ等の追加回路を設ける必要があった。そこで本発
明はこのような問題を解決するもので、その目的とする
ところは追加回路を設けることなくマクロ機能セルと基
本ゲートセルを別々にテストする方法を提供するところ
にある。
［課題を解決するための手段］
本発明の半導体装置は、標準セル方式集積回路において
、基本ゲートセルと複数の基本ゲートセルより構成され
るマクロ機能セルを有し、該マクロ機能セルの全ての出
力セルはハイ・インピーダンス状態となることを特徴と
する。
、基本ゲートセルと複数の基本ゲートセルより構成され
るマクロ機能セルを有し、該マクロ機能セルの全ての出
力セルはハイ・インピーダンス状態となることを特徴と
する。
１作 用１
本発明の上記構成によれば、マクロ機能セルの全出力セ
ルがハイ・インピーダンス状態を持つことにより、ハイ
・インピーダンス制御信号でマクロ機能セルの出力セル
を電気的に絶縁でき、基本ゲートセルを追加しテスト回
路を構成せずにマクロ機能セルと基本ゲートセルを別々
にテストすることができる。
ルがハイ・インピーダンス状態を持つことにより、ハイ
・インピーダンス制御信号でマクロ機能セルの出力セル
を電気的に絶縁でき、基本ゲートセルを追加しテスト回
路を構成せずにマクロ機能セルと基本ゲートセルを別々
にテストすることができる。
第３図は本発明による標準セル方式集積回路の一実施例
である。第３図において、１３はマクロ機能セルのノー
マル出力を本発明においてスリースティト出力に変更し
たセル、１４はマクロ機能セルブロック、１５は基本ゲ
ートセル、１６はマクロ機能セルと基本ゲートセルを接
続する配線、１７は集積回路外部との接続端子、１８は
マクロ機能セルブロックのスリースティト出力セルのス
リースティト制御入力である。
である。第３図において、１３はマクロ機能セルのノー
マル出力を本発明においてスリースティト出力に変更し
たセル、１４はマクロ機能セルブロック、１５は基本ゲ
ートセル、１６はマクロ機能セルと基本ゲートセルを接
続する配線、１７は集積回路外部との接続端子、１８は
マクロ機能セルブロックのスリースティト出力セルのス
リースティト制御入力である。
次にこの集積回路の実施例について説明する。
第３図において実際に集積回路を使用する時は、１３の
マクロ機能セルの出力セルはハイ・インピーダンス状態
にせず、１８のスリースティト制御入力は高レベルで使
用する。また１３の出力セルの信号は、１５の基本ゲー
トセルの入力に接続される。この集積回路のマクロ機能
セルのテストを行なう時は、１８のスリースティト制御
入力は高レベルにして、マクロ機能セルの出力が１６に
現われるようにし、図示されないマクロ機能セルの入力
端子よりテスト信号を加え、１７の外部接続端子よりマ
クロ機能セルの動作を観測する。また、基本ゲートセル
ブロックのテストを行なう時は、１８のスリースティト
制御入力を低レベルにし、１３のマクロ機能セルの出力
セルをハイ・インピーダンス状態にして、１７の外部接
続端子より基本ゲートセルにテスト入力を加え基本ゲー
トセルブロックのテストを行なう。
マクロ機能セルの出力セルはハイ・インピーダンス状態
にせず、１８のスリースティト制御入力は高レベルで使
用する。また１３の出力セルの信号は、１５の基本ゲー
トセルの入力に接続される。この集積回路のマクロ機能
セルのテストを行なう時は、１８のスリースティト制御
入力は高レベルにして、マクロ機能セルの出力が１６に
現われるようにし、図示されないマクロ機能セルの入力
端子よりテスト信号を加え、１７の外部接続端子よりマ
クロ機能セルの動作を観測する。また、基本ゲートセル
ブロックのテストを行なう時は、１８のスリースティト
制御入力を低レベルにし、１３のマクロ機能セルの出力
セルをハイ・インピーダンス状態にして、１７の外部接
続端子より基本ゲートセルにテスト入力を加え基本ゲー
トセルブロックのテストを行なう。
［発明の効果］
以上述べたように、この発明によればマクロ機能セルの
出力セルをスリースティト出力セルにすることにより、
一つの集積回路内の論理動作テストな、マクロ機能セル
単体で行なえるとともにテスト用の追加回路が不要にな
るという効果を有する。
出力セルをスリースティト出力セルにすることにより、
一つの集積回路内の論理動作テストな、マクロ機能セル
単体で行なえるとともにテスト用の追加回路が不要にな
るという効果を有する。
第１図は、テスト回路が全く加わっていない集積回路の
マクロ機能セルと基本ゲートセルの接続部分の論理回路
図である。 第２図はセレクタによるテスト回路が付加された集積回
路のマクロ機能セルと基本ゲートセル接続部分の論理回
路図である。 第３図は、本発明の一実施例による集積回路のマクロ機
能セルと基本ゲートセル接続部分の論理回路図である。 １・・・・・・マクロ機能セルのノーマル出力セル ２・・・・・・マクロ機能セルブロック３・・・・・・
基本ゲートセル ４・・・・・・配線 ５ ６ ・ ・ ・ ・ ７ ・ ・ ・ ・ ８ ａ、 ８ｂ ９ ・ ・ ・ ・ １０、１ ｌ ・ １２ ・ ・ ・ ・ １３ ・ ・ ・ ・ ・・マクロ機能セルのノーマル 出力セル ・マクロ機能セルブロック ・基本ゲートセル ・配線 セレクタ ・集積回路外部との接続端子 ・テスト用セレクト入力端子 ・・マクロ機能セルのスリーステ イト出力セル ・マクロ機能セルブロック 基本ゲートセル ・配線 ・集積回路外部との接続端子 ・スリースティト制御入力 以上
マクロ機能セルと基本ゲートセルの接続部分の論理回路
図である。 第２図はセレクタによるテスト回路が付加された集積回
路のマクロ機能セルと基本ゲートセル接続部分の論理回
路図である。 第３図は、本発明の一実施例による集積回路のマクロ機
能セルと基本ゲートセル接続部分の論理回路図である。 １・・・・・・マクロ機能セルのノーマル出力セル ２・・・・・・マクロ機能セルブロック３・・・・・・
基本ゲートセル ４・・・・・・配線 ５ ６ ・ ・ ・ ・ ７ ・ ・ ・ ・ ８ ａ、 ８ｂ ９ ・ ・ ・ ・ １０、１ ｌ ・ １２ ・ ・ ・ ・ １３ ・ ・ ・ ・ ・・マクロ機能セルのノーマル 出力セル ・マクロ機能セルブロック ・基本ゲートセル ・配線 セレクタ ・集積回路外部との接続端子 ・テスト用セレクト入力端子 ・・マクロ機能セルのスリーステ イト出力セル ・マクロ機能セルブロック 基本ゲートセル ・配線 ・集積回路外部との接続端子 ・スリースティト制御入力 以上
Claims (1)
- 【特許請求の範囲】 ａ）標準セル方式集積回路において、 ｂ）基本ゲートセルと複数の基本ゲートセルより構成さ
れるマクロ機能セルを有し、 ｃ）該マクロ機能セルの全ての出力セルは、ハイ・イン
ピーダンス状態となることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1289457A JPH03150484A (ja) | 1989-11-07 | 1989-11-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1289457A JPH03150484A (ja) | 1989-11-07 | 1989-11-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03150484A true JPH03150484A (ja) | 1991-06-26 |
Family
ID=17743515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1289457A Pending JPH03150484A (ja) | 1989-11-07 | 1989-11-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03150484A (ja) |
-
1989
- 1989-11-07 JP JP1289457A patent/JPH03150484A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5012185A (en) | Semiconductor integrated circuit having I/O terminals allowing independent connection test | |
| US5138257A (en) | Circuit for testing internal data bus of integrated circuit | |
| US5070296A (en) | Integrated circuit interconnections testing | |
| JPS647635A (en) | Semiconductor integrated circuit device with gate array and memory | |
| JP2776549B2 (ja) | 半導体集積回路 | |
| US4490673A (en) | Testing an integrated circuit containing a tristate driver and a control signal generating network therefor | |
| JPH0691140B2 (ja) | 半導体集積回路 | |
| US6822474B2 (en) | On chip logic analyzer debug bus | |
| US5367263A (en) | Semiconductor integrated circuit device and test method therefor | |
| US5132614A (en) | Semiconductor device and method and apparatus for testing the same | |
| KR940006230A (ko) | 반도체 집적회로장치 및 그 기능시험방법 | |
| US7579689B2 (en) | Integrated circuit package, and a method for producing an integrated circuit package having two dies with input and output terminals of integrated circuits of the dies directly addressable for testing of the package | |
| JPH03150484A (ja) | 半導体装置 | |
| JP3130769B2 (ja) | 半導体装置 | |
| JPS6230971A (ja) | 半導体集積回路装置 | |
| JPH03115873A (ja) | 半導体集積回路 | |
| JPH0365674A (ja) | 半導体試験方法 | |
| JPS5816542A (ja) | 半導体集積回路 | |
| JPH0727827A (ja) | モジュールおよびそれを用いた半導体集積回路装置 | |
| JPH10325851A (ja) | 制御用ｉｃ搭載テスタ治具 | |
| JPS60196954A (ja) | 集積回路 | |
| JPS604238A (ja) | 半導体集積回路装置 | |
| JPS60174963A (ja) | 電子パツケ−ジ試験回路 | |
| JPH0827330B2 (ja) | 集積回路のテスト方法 | |
| JPH04239741A (ja) | 半導体集積回路 |