JPH0314372B2 - - Google Patents
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- JPH0314372B2 JPH0314372B2 JP59209130A JP20913084A JPH0314372B2 JP H0314372 B2 JPH0314372 B2 JP H0314372B2 JP 59209130 A JP59209130 A JP 59209130A JP 20913084 A JP20913084 A JP 20913084A JP H0314372 B2 JPH0314372 B2 JP H0314372B2
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- frame
- synchronization
- frame synchronization
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高速シリアルデータ伝送におけるフレ
ーム同期引込み方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a frame synchronization pull-in method in high-speed serial data transmission.
従来例の構成とその問題点
従来の高速シリアルデータ伝送におけるフレー
ム同期は、第１図に示すようにフレーム内に同期
ビツトを分散配置するか、あるいは第２図に示す
ように同期ビツトを集中配置するようにし、ビツ
ト単位でハンテイングを行なつてフレーム同期を
確立する方法が一般的であつた。Conventional structure and its problems Frame synchronization in conventional high-speed serial data transmission involves either dispersing synchronization bits within the frame as shown in Figure 1, or placing synchronization bits in a concentrated manner as shown in Figure 2. The common method was to establish frame synchronization by hunting bit by bit.
しかしながら、上記従来例においては、同期引
込み時間が長くなるとともに、ハンテイング処理
に高速性が要求される等の問題があつた。 However, in the conventional example described above, there were problems such as a long synchronization pull-in time and a requirement for high-speed hunting processing.
発明の目的
本発明は上記従来の欠点を除去するものであ
り、同期引込み時間の短縮と高速処理部の低減を
図ることを目的とするものである。OBJECTS OF THE INVENTION The present invention is intended to eliminate the above-mentioned conventional drawbacks, and aims to shorten the synchronization pull-in time and reduce the number of high-speed processing units.
発明の構成
本発明は上記目的を達成するために、符号則チ
エツク用ビツトを含む複数ビツトで１ブロツクを
構成し、上記複数のブロツクごとにフレーム同期
パターンブロツクを設けるフレーム構成とし、上
記ブロツクごとに配置された上記符号則チエツク
用ビツトによりブロツク同期をとり、次にフレー
ム同期パターンと符号則違反をおこさせたビツト
とによりブロツク単位でハンテイングを行いフレ
ーム同期引込みを確立することを特徴とするもの
であり、特に同期引込み時間の短縮が図れる利点
を有するものである。Structure of the Invention In order to achieve the above object, the present invention has a frame structure in which one block is made up of a plurality of bits including a code rule check bit, and a frame synchronization pattern block is provided for each of the plurality of blocks. The system is characterized in that block synchronization is achieved using the arranged bits for checking the coding rules, and then hunting is performed in units of blocks using the frame synchronization pattern and the bits that caused the violation of the coding rules to establish frame synchronization pull-in. In particular, it has the advantage of shortening the synchronization pull-in time.
実施例の説明
本発明は、１ブロツクに１つのチエツクビツト
を設け特定の符号則に従つてチエツクビツトに挿
入し、受信側ではチエツクビツトと符号則により
逆にブロツク同期位置の判定と同時に一旦同期が
とれた段階ではこのチエツクビツトの正誤の判定
により伝送路のある程度の誤り率の監視が可能と
なり、またフレーム同期用に１ブロツクを割り当
て、特定のパターンにすると同時にチエツクビツ
トに符号則違反を起こすようにし他のブロツクと
の判別を容易にすること、およびハンテイングを
ブロツク単位で行うことによりフレーム同期引込
み時間の短縮を図るものであり、この処理でブロ
ツク同期確立後の処理はすべてブロツク伝送速度
で行なえ処理速度の低減が図れるものである。DESCRIPTION OF EMBODIMENTS The present invention provides one check bit in one block and inserts it into the check bit according to a specific code rule, and on the receiving side, synchronization is once achieved at the same time as the block synchronization position is determined using the check bit and the code rule. At this stage, it is possible to monitor the error rate of the transmission path to a certain extent by determining whether the check bits are correct or not.Also, one block is allocated for frame synchronization, and at the same time a specific pattern is set, the check bits are caused to violate the coding rules, and other blocks are allocated. This method aims to shorten the frame synchronization pull-in time by making it easier to distinguish between blocks and by performing hunting on a block-by-block basis.With this process, all processing after block synchronization is established can be performed at the block transmission speed, reducing processing speed. This is something that can be achieved.
以下に本発明の一実施例について図面とともに
説明する。符号則チエツクにはパリテイチエツク
nBIC等種々の方法があるが、本実施例ではnBIC
を採用し、ブロツク長データ８ビツトにチエツク
ビツト１ビツトにした8nBIC符号で説明を行う。
第３図にフレーム構成を示す。 An embodiment of the present invention will be described below with reference to the drawings. Parity check for sign rule check
There are various methods such as nBIC, but in this example, nBIC is used.
The explanation will be based on an 8nBIC code in which the block length data is 8 bits and the check bit is 1 bit.
Figure 3 shows the frame structure.
１ブロツクは８ビツトのデータに１ビツトのチ
エツクビツトの９ビツトで構成され、ｎブロツク
に１ブロツクのフレーム同期用のブロツクを設
け、データ部は特定固定パターン、チエツクビツ
トは他のブロツクと区別を容易にするために符号
則違反を故意におこさせたものを挿入している。 One block consists of 9 bits, 8 bits of data and 1 check bit, and a block for frame synchronization is provided in the n block.The data part has a specific fixed pattern, and the check bit is easily distinguished from other blocks. In order to do so, they intentionally insert something that violates the code rules.
第４図にこのフレーム構成を生成する送信系の
ブロツク構成を示す。第４図において、１はフレ
ーム周期用の固定パターンを発生する固定パター
ン発生器であり、この固定パターン発生器１の出
力６は伝送するデータ入力５とともに切換器２に
入力される。この切換器２はフレーム同期位置パ
ルス７により、１フレームに１回出力８フレーム
パターンになるような切換を行う。３はチエツク
ビツト生成用の排他的論理和回路であり、この排
他的論理和回路３は、データ領域では８ビツトパ
ラレルのデータのうち２番目のデータの補符号を
出力し、フレーム同期位置では符号則違反を起こ
させ同符号を出力する。切換器２より出力される
データ８と排他的論理和回路３より出力されるチ
エツクビツト９は並直列並換器４に入力され、直
列信号に変換され、第３図のようなフレーム構成
をとつた信号１０が得られる。 FIG. 4 shows the block configuration of the transmission system that generates this frame configuration. In FIG. 4, reference numeral 1 denotes a fixed pattern generator that generates a fixed pattern for a frame period, and the output 6 of this fixed pattern generator 1 is input to the switch 2 together with the data input 5 to be transmitted. This switch 2 performs switching so that an 8-frame pattern is output once per frame in response to a frame synchronization position pulse 7. 3 is an exclusive OR circuit for generating check bits, and this exclusive OR circuit 3 outputs the complementary code of the second data of the 8-bit parallel data in the data area, and follows the code rule at the frame synchronization position. A violation is caused and the same code is output. The data 8 output from the switch 2 and the check bit 9 output from the exclusive OR circuit 3 are input to the parallel-to-serial converter 4, where they are converted into serial signals and have a frame configuration as shown in FIG. A signal 10 is obtained.
次に受信側での処理を第５図の受信系１ブロツ
ク図で説明する。直並列変換器１１にシリアルデ
ータ１９とシリアルデータに同期したクロツク２
０が入力され、並列データ２１に変換される。こ
の出力のうち最下位ビツト２２とその２つ上位の
ビツトを排他的論理和回路１２で排他的論理和を
とり異符号になつていることをチエツクする。排
他的論理和回路２２より出力される信号２３が同
期検出回路１６に入り、常に“１″になつている
タイミングが1/9分周器１５からのパルス２５と
一致するようにゲート回路１４でクロツク２０を
間引くようにし、1/9分周器１５を制御しブロツ
ク同期を取る。この同期を基準にラツチ回路１３
にデータを取り込みブロツクパラレルの信号２８
と信号２９が得られる。２９は符号則違反かどう
かを示す信号となり、フレーム同期位置と誤り発
生時にアクテイブになる。パラレルになつた信号
２８と２９はフレーム同期検出回路１７に入力さ
れ、ブロツク単位でハンテイングしフレーム同期
位置を検出する。この同期位置を示す信号３０で
フレーム位置カウンタ１８を初期化することによ
り以降の回路に供給するフレーム内でのタイムン
グ情報３２を生成出来る。また、誤りカウンタ３
１でフレーム同期信号以外の符号則違反を数える
ことによりオンサービスでの誤り率監視が可能と
なる。 Next, processing on the receiving side will be explained using a block diagram of a receiving system shown in FIG. Serial data 19 and a clock 2 synchronized with the serial data are sent to the serial/parallel converter 11.
0 is input and converted to parallel data 21. Of this output, the least significant bit 22 and the bits two places above it are exclusive ORed in the exclusive OR circuit 12, and it is checked that they have different signs. The signal 23 output from the exclusive OR circuit 22 enters the synchronization detection circuit 16, and is processed by the gate circuit 14 so that the timing at which it is always "1" coincides with the pulse 25 from the 1/9 frequency divider 15. The clock 20 is thinned out and the 1/9 frequency divider 15 is controlled to achieve block synchronization. Based on this synchronization, the latch circuit 13
The block parallel signal 28
and signal 29 is obtained. 29 is a signal indicating whether or not there is a violation of the coding rule, and becomes active at the frame synchronization position and when an error occurs. The parallel signals 28 and 29 are input to the frame synchronization detection circuit 17, and are hunted in block units to detect the frame synchronization position. By initializing the frame position counter 18 with the signal 30 indicating this synchronization position, timing information 32 within the frame to be supplied to subsequent circuits can be generated. Also, error counter 3
By counting code rule violations other than frame synchronization signals in step 1, on-service error rate monitoring becomes possible.
発明の効果
本発明の上記のような構成であり以下に示す効
果が得られるものである。Effects of the Invention With the above configuration of the present invention, the following effects can be obtained.
(a) 符号則とチエツクビツトからブロツク同期を
取り、次にブロツク単位でハンテイングを行
い、チエツクビツトが符号則違反となつている
フレーム同期ブロツクを検出することでフレー
ム同期引込み時間の短縮が行える。(a) The frame synchronization pull-in time can be shortened by obtaining block synchronization from the coding rules and check bits, then hunting in block units, and detecting frame synchronization blocks whose check bits violate the coding rules.
(b) 高速のビツト処理が必要なのはブロツク同期
までで以下の処理はブロツク周期まで処理速度
を低減できる。(b) High-speed bit processing is required until block synchronization, and the processing speed can be reduced to the block period for the following processing.
(c) チエツクビツトを受信側で判別することによ
り伝送路の符号誤り率をオンサービスの状態で
監視できる。(c) By determining the check bit on the receiving side, the bit error rate of the transmission path can be monitored in the on-service state.
第１図、第２図はそれぞれ従来のデータ伝送に
おけるフレーム構成を示す図、第３図は本発明の
一実施例におけるフレーム同期引込み方法を実施
するデータ伝送のフレーム構成を示す図、第４図
は同実施例を実施するための送信系のブロツク
図、第５図は同実施例を実施するための受信系の
ブロツク図である。
１……固定パターン発生器、２……切換器、３
……排他的論理和回路、４……並直列変換器、１
１……直並列変換器、１２……排他的論理和回
路、１３……ラツチ回路、１４……ゲート、１５
……1/9分周器、１６……同期検出回路、１７…
…フレーム同期検出回路、１８……フレーム位置
カウンタ、３１……誤りカウンタ。
1 and 2 are diagrams showing frame structures in conventional data transmission, respectively. FIG. 3 is a diagram showing a frame structure in data transmission implementing a frame synchronization pull-in method according to an embodiment of the present invention. FIG. 5 is a block diagram of a transmitting system for implementing the same embodiment, and FIG. 5 is a block diagram of a receiving system for implementing the same embodiment. 1...Fixed pattern generator, 2...Switcher, 3
...Exclusive OR circuit, 4...Parallel-serial converter, 1
1...Serial-to-parallel converter, 12...Exclusive OR circuit, 13...Latch circuit, 14...Gate, 15
...1/9 frequency divider, 16...Synchronization detection circuit, 17...
...Frame synchronization detection circuit, 18...Frame position counter, 31...Error counter.
Claims (1)
１ブロツクを構成し、上記複数のブロツクごとに
フレーム同期パターンブロツクを設けるフレーム
構成とし、上記ブロツクごとに配置された上記符
号則チエツク用ビツトによりブロツク同期をと
り、次にフレーム同期パターンと符号則違反をお
こさせたビツトによりブロツク単位でハンテイン
グを行いフレーム同期引込みを確立することを特
徴とするフレーム同期引込み方法。1. One block is composed of a plurality of bits including a bit for checking the coding rule, and a frame synchronization pattern block is provided for each of the plurality of blocks, and the block synchronization is performed by the bit for checking the coding rule arranged for each block. A frame synchronization pull-in method characterized in that frame synchronization pull-in is established by performing hunting in block units using a frame synchronization pattern and a bit that causes a coding rule violation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209130A JPS6188627A (en) | 1984-10-05 | 1984-10-05 | Frame pull-in method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209130A JPS6188627A (en) | 1984-10-05 | 1984-10-05 | Frame pull-in method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6188627A JPS6188627A (en) | 1986-05-06 |
| JPH0314372B2 true JPH0314372B2 (en) | 1991-02-26 |
Family
ID=16567778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59209130A Granted JPS6188627A (en) | 1984-10-05 | 1984-10-05 | Frame pull-in method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188627A (en) |
-
1984
- 1984-10-05 JP JP59209130A patent/JPS6188627A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6188627A (en) | 1986-05-06 |
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