JPH0314366B2 - - Google Patents
Info
- Publication number
- JPH0314366B2 JPH0314366B2 JP59113573A JP11357384A JPH0314366B2 JP H0314366 B2 JPH0314366 B2 JP H0314366B2 JP 59113573 A JP59113573 A JP 59113573A JP 11357384 A JP11357384 A JP 11357384A JP H0314366 B2 JPH0314366 B2 JP H0314366B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- tuning
- local oscillation
- tuning voltage
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000010355 oscillation Effects 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000010408 sweeping Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J7/00—Automatic frequency control; Automatic scanning over a band of frequencies
- H03J7/18—Automatic scanning over a band of frequencies
- H03J7/20—Automatic scanning over a band of frequencies where the scanning is accomplished by varying the electrical characteristics of a non-mechanically adjustable element
- H03J7/28—Automatic scanning over a band of frequencies where the scanning is accomplished by varying the electrical characteristics of a non-mechanically adjustable element using counters or frequency dividers
- H03J7/285—Automatic scanning over a band of frequencies where the scanning is accomplished by varying the electrical characteristics of a non-mechanically adjustable element using counters or frequency dividers the counter or frequency divider being used in a phase locked loop
Landscapes
- Superheterodyne Receivers (AREA)
- Circuits Of Receivers In General (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Description
【発明の詳細な説明】
＜技術分野＞
本発明は、周波数シンセサイザー方式のラジオ
受信に関する。DETAILED DESCRIPTION OF THE INVENTION <Technical Field> The present invention relates to frequency synthesizer type radio reception.
＜従来技術＞
この種のラジオ受信機は、従来一般に、第１図
に示すように、位相同期ループａ内の分周器ｂの
分周比を、同調操作キーｃに対する操作に対応し
てアツプダウンカウンターｄから与えられる分周
比信号により変化させて、局部発振回路ｅに与え
る同調電圧を変化させることにより、前記局部発
振回路ｅから出力される局部発振信号の周波数を
掃引するように構成すると共に、前記位相同期ル
ープａからの同調電圧をアレイ表示器ｆにも与え
ることにより、受信周波数をアレイ表示するよう
に構成されている。<Prior Art> Conventionally, this type of radio receiver generally increases the frequency division ratio of a frequency divider b in a phase-locked loop a in response to an operation on a tuning operation key c, as shown in FIG. It is configured to sweep the frequency of the local oscillation signal output from the local oscillation circuit e by changing the tuning voltage applied to the local oscillation circuit e by changing the frequency division ratio signal applied from the down counter d. At the same time, by applying the tuning voltage from the phase-locked loop a to the array display f, the reception frequency is displayed in an array.
ところが、前記アツプダウンカウンターｄには
基準信号発振器ｇから常に一定のクロツク信号を
与えられている構成であるため、同期周波数の掃
引は、常に一定のクロツク速度（例えば100KHz
を単位とした一定のチヤンネルスパン）で行なわ
れることになり、従つて、周波数変化とそれに対
応する同調電圧の変化との関係は必ずしも一定と
はならず、例えば第２図に示すような曲線とな
る。つまり、周波数の低い領域（例えば受信周波
数が98MHz以下）では、一定の周波数変化に対す
る同周電圧の変化が小さく、周波数の高い領域
（98MHz以上）では一定の周波数変化に対する同
調電圧の変化が前者の約２倍と大きくなつてい
る。その為、通常印加される電圧に比例して作動
するリニアタイプのものが用いられるアレイ表示
器ｆにおいては、周波数の高い領域では低い領域
に比較してアレイ表示が速く変化することとな
り、周波数の高い領域での同調操作がやりにく
い、という欠点がある。 However, since the up-down counter d is configured to always receive a constant clock signal from the reference signal oscillator g, the sweep of the synchronous frequency is performed at a constant clock speed (for example, 100 KHz).
Therefore, the relationship between the frequency change and the corresponding change in the tuning voltage is not necessarily constant, for example, as shown in the curve shown in Figure 2. Become. In other words, in the low frequency region (for example, the reception frequency is 98MHz or less), the change in the same frequency voltage for a given frequency change is small, and in the high frequency region (98MHz or more), the change in the tuning voltage for a given frequency change is small. It is about twice as large. Therefore, in the array display f, which normally uses a linear type that operates in proportion to the applied voltage, the array display changes faster in the high frequency region than in the low frequency region. The drawback is that it is difficult to perform synchronization operations in high ranges.
＜目的＞
本発明は、上記従来実情に鑑みてなされたもの
であつて、その目的は、受信周波数の高低に拘わ
らず、アレイ表示器におけるアレイの表示器が常
に一定の速度で変化するようにして、同調操作を
容易に行なえるようにせんとすることにある。<Purpose> The present invention has been made in view of the above-mentioned conventional situation, and its purpose is to make the array display in the array display always change at a constant speed regardless of the high or low reception frequency. The objective is to make tuning operations easier.
＜実施例＞
以下、先ず本発明による周波数シンセサイザー
方式のラジオ受信機の一実施例を図面（第３図お
よび第４図）に基いて説明する。<Embodiment> First, an embodiment of a frequency synthesizer type radio receiver according to the present invention will be described with reference to the drawings (FIGS. 3 and 4).
第１図の基本的ブロツク回路図において、１
は、アンテナ２による受信電波を受けるフロント
エンドであつて、周知のように、RF増幅回路、
MIX回路等と共に局部発信回路３が一体化され
たものである。Ａは位相同期ループであつて、前
記局部発振回路３と、所定分周比を有するプリス
ケーラー４と、プログラマブル分周器５と、位相
比較器６とをこの順にループ接続して構成され、
後述する同調操作キー７に対する操作に対応して
アツプダウンカウンター８から与えられる分周比
信号によつて、前記分周器５の分周比を変化させ
ることにより、それによる分周信号の位相と後述
の基準発振信号の位相との比較に基いて前記位相
比較器６から局部発振回路３へ出力される同調電
圧を変化させ、こるにより局部発振回路３から出
力される局部発振信号の周波数を掃引するように
構成してある。９は基準信号発振器であつて、そ
れにより出力される基準発振信号は前記位相比較
器６に入力されている。また、前記位相周期ルー
プＡの位相比較器６か出力される同調電圧は、リ
ニアタイプのアレイ表示器１０に対する駆動回路
１１にも与えられ、これにより受信周波数をアレ
イ表示するように構成してある。 In the basic block circuit diagram of Figure 1, 1
is a front end that receives radio waves received by the antenna 2, and as is well known, includes an RF amplification circuit,
A local oscillator circuit 3 is integrated with a MIX circuit and the like. A is a phase-locked loop, which is configured by loop-connecting the local oscillation circuit 3, a prescaler 4 having a predetermined frequency division ratio, a programmable frequency divider 5, and a phase comparator 6 in this order,
By changing the frequency division ratio of the frequency divider 5 using a frequency division ratio signal given from the up-down counter 8 in response to an operation on the tuning operation key 7, which will be described later, the phase of the frequency-divided signal can be changed. The tuning voltage output from the phase comparator 6 to the local oscillation circuit 3 is changed based on a comparison with the phase of a reference oscillation signal, which will be described later, thereby sweeping the frequency of the local oscillation signal output from the local oscillation circuit 3. It is configured to do so. Reference numeral 9 is a reference signal oscillator, and the reference oscillation signal outputted thereby is input to the phase comparator 6. Further, the tuning voltage output from the phase comparator 6 of the phase periodic loop A is also applied to a drive circuit 11 for a linear type array display 10, so that the received frequency is displayed in an array. .
そして、前記基準信号発振器９からの出力信号
は、クロツク信号として前記アツプダウンカウン
ター８にも与えられるが、両者８，９の間には、
前記クロツク信号を所定比（本実施例では1/2）
で分周する分周器１２と、前記基準信号発振器９
からのクロツク信号をそのままアツプダウンカウ
ンター８に与える状態（端子１側）と前記分周器
１２により1/2に分周されたクロツク信号をアツ
プダウンカウンター８に与える状態（端子２側）
とに切替制御されるスイツチ１３が介装されてい
る。 The output signal from the reference signal oscillator 9 is also given to the up-down counter 8 as a clock signal, but between both 8 and 9,
The clock signal is set to a predetermined ratio (1/2 in this example).
a frequency divider 12 that divides the frequency by , and the reference signal oscillator 9
A state in which the clock signal from the clock signal is applied to the up-down counter 8 as is (terminal 1 side) and a state in which the clock signal whose frequency has been divided by half by the frequency divider 12 is provided to the up-down counter 8 (terminal 2 side)
A switch 13 is interposed for switching control.
前記アツプダウンカウンター８から出力される
分周比信号は、前記プログラマブル分周器５に入
力されると共に減算器１４にも入力され、この減
算器１４においては、前記出力分周比Ｎと所定の
基準周波数（例えば98MHz）に対応する分周比
Nxとの差（Ｎ−Nx）を演算し、Ｎ−Nx＜０で
キヤリー信号を出力して前記制御スイツチ１３を
端子１側にセツトして通常速度でアツプダウンカ
ウンター８を駆動し、Ｎ−Nx≧０ではキヤリー
信号を出力せず前記制御スイツチ１３を端子２側
にセツトして通常速度よりも低い（半分の）速度
でアツプダウンカウンター８を駆動するようにし
てある。 The frequency division ratio signal output from the up-down counter 8 is input to the programmable frequency divider 5 and also to the subtracter 14, in which the output frequency division ratio N and a predetermined value are input. Dividing ratio corresponding to the reference frequency (e.g. 98MHz)
The difference (N-Nx) from When Nx≧0, the control switch 13 is set to the terminal 2 side without outputting the carry signal, and the up-down counter 8 is driven at a speed lower (half) than the normal speed.
上記の構成によれば、所定の基準周波数（例え
ば98MHz）より低い周波数帯域においては、プロ
グラマブル分周器の分周比が通常の速度で変化す
ることになり、それよりも高い周波数帯域におい
ては、分周比が通常の速度よりも低い（半分）速
度で変化することになり、したがつて前記所定の
基準周波数よりも低い周波数帯域では、通常の速
度で周波数の掃引が行われ、それよりも高い周波
数帯域においては、通常の速度よりも低い（半
分）速度で周波数の掃引が行われることになる。
このように周波数に応じて掃引時間が自動的に変
化するので、第４図に示すように、同調電圧変化
と受信周波数変化との関係が見掛上略リニアとな
る。つまり、換言すれば、同等電圧と同調掃引時
間との関係を略リニアなものとでき、従つて、受
信周波数の高低に拘わらず、アレイ表示器１０に
おけるアレイの表示器を常に一定の速度で変化さ
せることができる。 According to the above configuration, in a frequency band lower than a predetermined reference frequency (for example, 98MHz), the division ratio of the programmable frequency divider changes at a normal speed, and in a frequency band higher than that, The division ratio will change at a lower (half) rate than the normal rate, so that in the frequency band lower than the predetermined reference frequency, the frequency will be swept at the normal rate, and more than that. In higher frequency bands, the frequency will be swept at a lower (half) speed than the normal speed.
Since the sweep time automatically changes according to the frequency in this way, the relationship between the tuning voltage change and the reception frequency change appears to be approximately linear, as shown in FIG. In other words, the relationship between the equivalent voltage and the tuning sweep time can be made approximately linear, and therefore, the array display in the array display 10 is always changed at a constant speed regardless of the high or low reception frequency. can be done.
＜効果＞
以上要するに、本発明による周波数シンセサイ
ザー方式のラジオ受信機は、
位相同期ループ内のブログラマブル分周器の分
周比を変化させて局部発信回路に与える同調電圧
を変化させることにより前記局部発振回路から出
力される局部発振信号の周波数を掃引するように
構成すると共に、前記位相同期ループからの同調
電圧をアレイ表示器にも与えることにより受信周
波数をアレイ表示するように構成してあるものに
おいて、
前記周波数掃引帯域内における同調電圧と同調
掃引時間との関係が略リニアとなるように、プロ
グラマブル分周器の分周比の変化する速度を、同
調周波数の高さに応じて変化させるように構成し
てあることを特徴とするものであるから、実施例
の説明中でも詳述したように、受信周波数の高低
に拘わらず、同調電圧が常に一定速度で変化する
こととなり、従つて、アレイ表示器におけるアレ
イ表示を常に一定の速度で変化させられるように
なり、もつて、同調操作を容易に行なえるに至つ
たものである。<Effects> In summary, the frequency synthesizer type radio receiver according to the present invention achieves the above effects by changing the frequency division ratio of the programmable frequency divider in the phase-locked loop and changing the tuning voltage applied to the local oscillator circuit. It is configured to sweep the frequency of the local oscillation signal output from the local oscillation circuit, and is configured to display the reception frequency in an array by also applying the tuning voltage from the phase-locked loop to the array display. In the device, the speed at which the division ratio of the programmable frequency divider changes is changed according to the height of the tuning frequency so that the relationship between the tuning voltage and the tuning sweep time within the frequency sweep band is approximately linear. As described in detail in the description of the embodiment, the tuning voltage always changes at a constant speed regardless of the high or low reception frequency, and therefore, It has become possible to change the array display on the array display at a constant speed, thereby making it easier to perform tuning operations.
第１図は従来構成の周波数シンセサイザー方式
のラジオ受信機の要部の概略ブロツク回路図であ
り、第２図はその同調電圧の周波数特性を示すグ
ラフである。そして、第３図および第４図は、本
発明に係る周波数シンセサイザー方式のラジオ受
信機の一実施例を示し、第３図は要部の概略ブロ
ツク回路図、第４図は同調掃引時間変化を変化さ
せた状態における同調電圧の見掛け周波数特性を
示すグラフである。
Ａ……位相同期ルーブ、３……局部発振回路、
５……分周器、１０……アレイ表示器。
FIG. 1 is a schematic block circuit diagram of the main parts of a conventional frequency synthesizer type radio receiver, and FIG. 2 is a graph showing the frequency characteristics of its tuning voltage. 3 and 4 show an embodiment of a frequency synthesizer type radio receiver according to the present invention, FIG. 3 is a schematic block circuit diagram of the main part, and FIG. 4 shows a tuning sweep time change. It is a graph showing the apparent frequency characteristics of the tuning voltage in a changed state. A...Phase-locked lube, 3...Local oscillation circuit,
5... Frequency divider, 10... Array display.
Claims (1)
５の分周比を変化させて局部発振回路３に与える
同調電圧を変化させることにより前記局部発振回
路３から出力される局部発振信号の周波数を掃引
するように構成すると共に、前記位相同期ループ
Ａからの同調電圧をアレイ表示器１０にも与える
ことにより受信周波数をアレイ表示するように構
成してある周波数シンセサイザー方式のラジオ受
信機において、 前記周波数掃引帯域内における同調電圧と同調
掃引時間との関係が略リニアとなるように、前記
プログラマブル分周器５の分周比の変化する速度
を、同調周波数の高さに応じて変化させるように
構成してあることを特徴とする周波数シンセサイ
ザー方式のラジオ受信機。[Claims] 1. Local oscillation output from the local oscillation circuit 3 by changing the division ratio of the programmable frequency divider 5 in the phase-locked loop A and changing the tuning voltage applied to the local oscillation circuit 3. A frequency synthesizer type radio receiver configured to sweep the frequency of a signal, and configured to display the reception frequency in an array by also applying the tuning voltage from the phase-locked loop A to an array display 10. In this step, the speed at which the division ratio of the programmable frequency divider 5 changes is changed according to the height of the tuning frequency so that the relationship between the tuning voltage and the tuning sweep time within the frequency sweep band is approximately linear. A frequency synthesizer type radio receiver, characterized in that the frequency synthesizer type radio receiver is configured to
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11357384A JPS60256219A (en) | 1984-06-01 | 1984-06-01 | Radio receiver of frequency synthesizer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11357384A JPS60256219A (en) | 1984-06-01 | 1984-06-01 | Radio receiver of frequency synthesizer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60256219A JPS60256219A (en) | 1985-12-17 |
| JPH0314366B2 true JPH0314366B2 (en) | 1991-02-26 |
Family
ID=14615662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11357384A Granted JPS60256219A (en) | 1984-06-01 | 1984-06-01 | Radio receiver of frequency synthesizer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60256219A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6772700B2 (en) * | 2016-09-15 | 2020-10-21 | カシオ計算機株式会社 | Positioning equipment, electronic clocks, positioning control methods, and programs |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585967A (en) * | 1978-12-21 | 1980-06-28 | Omron Tateisi Electronics Co | Cash deposit and payment unit of circulation type |
| JPS5639756B2 (en) * | 1976-06-25 | 1981-09-16 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731552Y2 (en) * | 1973-07-14 | 1982-07-12 | ||
| JPS5639756U (en) * | 1979-08-31 | 1981-04-14 |
-
1984
- 1984-06-01 JP JP11357384A patent/JPS60256219A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5639756B2 (en) * | 1976-06-25 | 1981-09-16 | ||
| JPS5585967A (en) * | 1978-12-21 | 1980-06-28 | Omron Tateisi Electronics Co | Cash deposit and payment unit of circulation type |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60256219A (en) | 1985-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970002219B1 (en) | Frequency synthesizer having digital phase detector with optimal steering and lever-type look indication | |
| JPS5823972B2 (en) | multiband digital synthesizer receiver | |
| US4061980A (en) | Radio receiver with plural converters and frequency control | |
| JPS6256689B2 (en) | ||
| JPH0251288B2 (en) | ||
| US5084907A (en) | Two-modulus variable frequency-divider circuit | |
| JPS6363137B2 (en) | ||
| EP0521403A1 (en) | Radio receiver capable of suppressing a frequency drift in an intermediate frequency | |
| US4245351A (en) | AFT Arrangement for a phase locked loop tuning system | |
| JPH0314366B2 (en) | ||
| KR100273862B1 (en) | Double superheterodyne type receiving circuit | |
| JPS60816B2 (en) | Radio receiver digital value setting device | |
| JPH09186587A (en) | Pll circuit | |
| JPS5852374B2 (en) | frequency synthesizer receiver | |
| JPS6119184B2 (en) | ||
| JP2848156B2 (en) | Variable frequency high frequency oscillation circuit | |
| JPS6246337Y2 (en) | ||
| US20020160736A1 (en) | Frequency scanning receiver | |
| JPH0416501Y2 (en) | ||
| JPH0344460B2 (en) | ||
| JP3433030B2 (en) | Radio receiver | |
| JPS6110368Y2 (en) | ||
| JPS59822Y2 (en) | sweep receiver | |
| JPS5822343Y2 (en) | sweep receiver | |
| JPS6349412B2 (en) |