JPH03142852A - Manufacture of wafer scale semiconductor device - Google Patents
Manufacture of wafer scale semiconductor deviceInfo
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- 238000004519 manufacturing process Methods 0.000 title description 16
- 239000004065 semiconductor Substances 0.000 title description 9
- 238000011990 functional testing Methods 0.000 claims abstract description 9
- 239000011159 matrix material Substances 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 29
- 239000000872 buffer Substances 0.000 claims description 14
- 230000002950 deficient Effects 0.000 abstract description 16
- 230000006870 function Effects 0.000 abstract description 6
- 239000000523 sample Substances 0.000 abstract description 2
- 235000012431 wafers Nutrition 0.000 description 25
- 230000015654 memory Effects 0.000 description 7
- 230000007547 defect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000001788 irregular Effects 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔概要〕
ウェハスケールICに相当する半導体装置の製造方法に
関し、
不良の機能ブロックを短期間に簡単に回避するように配
線してウェハスケールICを製造できるウェハスケール
半導体装置の製造方法を提供することを目的とし、
ウェハ上を機能内容によって多種類の機能ブロックとI
/Oバッファ群とに分けるとともに、これらの機能ブロ
ックおよびI/Oバッファ群を何れも複数形成してマト
リクス状に配置する工程と、同一の機能ブロック間をバ
ス配線し、さらに異なる各機能ブロック間をバス配線す
る工程と、上記のプロセス工程後に、ブロック別の機能
試験を行う工程と、機能試験の結果に基づいて不良およ
び未使用ブロックの電源配線を除去する工程とを含んで
ウェハスケールICを製造するように構成する。[Detailed Description of the Invention] [Summary] Regarding a method for manufacturing a semiconductor device equivalent to a wafer-scale IC, a wafer-scale semiconductor device that can manufacture a wafer-scale IC by wiring so as to easily avoid defective functional blocks in a short period of time. The aim is to provide a manufacturing method for manufacturing various types of functional blocks and I/O blocks on a wafer depending on the functional content.
/O buffer group, a process of forming a plurality of these functional blocks and I/O buffer groups and arranging them in a matrix, bus wiring between the same functional blocks, and further wiring between different functional blocks. wafer-scale IC manufacturing process, which includes the steps of bus wiring, a step of performing a functional test for each block after the above process steps, and a step of removing power supply wiring of defective and unused blocks based on the results of the functional test. Configure to manufacture.
本発明は、ウェハスケール半導体装置の製造方法に係り
、詳しくは、ウェハスケールICの製造方法に関する。The present invention relates to a method for manufacturing a wafer-scale semiconductor device, and more particularly, to a method for manufacturing a wafer-scale IC.
近時、多種の機能が複合化されたICの大規模化が要求
されている。このため、1つのウェハで多種の機能チッ
プを形威し、良品のみを選らび配線することにより、ウ
ェハ上でシステムを作り上げるウェハスケールICがあ
る。In recent years, there has been a demand for large-scale ICs that have multiple functions. For this reason, there is a wafer-scale IC that creates a system on the wafer by forming various functional chips on one wafer and selecting and wiring only good products.
例えば、コンピュータシステムの高性能化はめざましく
、lシステム当りのメモリ使用量は教則に伸びている。For example, the performance of computer systems has improved dramatically, and the amount of memory used per system has increased to the point where the amount of memory used per system has increased.
このため、ますます大容量でかつコンパクトなメモリシ
ステムへのニーズが高マっている。ウェハスケール・メ
モリはこれらの要求を満足し、特に主記憶とディスクの
間の性能、価格ギャップを埋めるべき機能装置と−して
開発された。ウェハスケール・メモリの研究は20年以
上前から行われてきたが、まだ実用化には至っていない
。実用化には特に、欠陥回避技術の開発が必要である。For this reason, there is a growing need for memory systems that have an increasingly large capacity and are compact. Wafer-scale memory was developed as a functional device that satisfies these demands and specifically fills the performance and price gap between main memory and disks. Research on wafer-scale memory has been conducted for more than 20 years, but it has not yet been put to practical use. For practical application, it is especially necessary to develop defect avoidance technology.
シリコンウェハおよびウェハプロセス中の欠陥発生は手
クリーンルームのクリーン化、プロセス材料の高純度化
、プロセス装置の低ダメージ化等が進められている現在
もゼロにすることは困難である。そのためウェハ全体を
1つのデバイスとして扱うウェハ・メモリでは欠陥の存
在は避けられず、欠陥回避技術は不可欠である。Even now, it is difficult to eliminate the occurrence of defects in silicon wafers and during wafer processing, even though efforts are being made to make clean rooms cleaner, process materials more purified, and process equipment less damaged. Therefore, in wafer memories that treat the entire wafer as one device, the presence of defects is unavoidable, and defect avoidance techniques are essential.
ウェハスケールICは、1つのウェハ上を多数の機能ブ
ロックに分け、これらの間を配線してウェハ全体で1つ
のデバイスを形成している。このようなウェハスケール
tCにおいては、プロセス工程で機能ブロックに動作の
不良を生ずることがあるため、予め複数の機能ブロック
を用意しておき、プロセス工程の後に機能ブロックの試
験を行い良品の機能ブロック間を配線してシステムを構
成している。In a wafer scale IC, a single wafer is divided into a large number of functional blocks, and wiring is provided between these blocks to form one device using the entire wafer. In such a wafer scale tC, malfunctions may occur in functional blocks during the process process, so multiple functional blocks are prepared in advance and the functional blocks are tested after the process process to identify non-defective functional blocks. The system is configured by wiring between the two.
しかしながら、このような従来のウェハスケール半導体
装置の製造方法にあっては、機能ブロックの良・不良は
不規則であることから、これに応じて配線をウェハ毎に
行うのは工程も複雑で困難であり、長時間を要しコスト
アップを招くという問題点があった。However, in such conventional manufacturing methods for wafer-scale semiconductor devices, since the quality of functional blocks is irregular, it is difficult and complicated to perform wiring for each wafer accordingly. This poses a problem in that it takes a long time and increases costs.
そこで本発明は、不良の機能ブロックを短期間に簡単に
回避するように配線してウェハスケールICを製造でき
るウェハスケール半導体装置の製造方法を提供すること
を目的としている。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a method for manufacturing a wafer-scale semiconductor device that can manufacture a wafer-scale IC by wiring such that defective functional blocks can be easily avoided in a short period of time.
本発明によるウェハスケール半導体装置の製造方法は上
記目的達成のため、ウェハ上を機能内容によって多種類
の機能ブロックとI/Oバッファ群とに分けるとともに
、これらの機能ブロックおよびI/Oバッファ群を何れ
も複数形成してマトリクス状に配置する工程と、同一の
機能ブロック間をバス配線し、さらに異なる各機能ブロ
ック間をバス配線する工程と、上記のプロセス工程後に
、ブロック別の機能試験を行う工程と、機能試験の結果
に基づいて不良および未使用ブロックの電源配線を除去
する工程とを含んでウェハスケールICを製造している
。In order to achieve the above object, the method for manufacturing a wafer-scale semiconductor device according to the present invention divides the wafer into various types of functional blocks and I/O buffer groups according to their functional contents, and divides these functional blocks and I/O buffer groups into A process of forming multiple blocks and arranging them in a matrix, a process of bus wiring between the same functional blocks, and a process of bus wiring between different functional blocks, and a functional test for each block after the above process steps. A wafer scale IC is manufactured by the process of removing defective and unused block power supply wiring based on the results of a functional test.
本発明では、同一の機能ブロック間がバス配線され、さ
らに各機能ブロック間もバス配線される。In the present invention, bus wiring is provided between the same functional blocks, and bus wiring is also provided between each functional block.
その後、各機能ブロックの機能試験が行われ、その試験
結果に応じて不良ブロックおよび未使用ブロックの電源
配線が除去され、これによりウェハスケールICの配線
工程が終了する。Thereafter, a functional test is performed on each functional block, and the power supply wiring of defective blocks and unused blocks is removed according to the test results, thereby completing the wiring process of the wafer scale IC.
したがって、機能ブロックの良・不良が不規則であって
も、単に該当する箇所のバスの電源配線を除去するのみ
で済むから、不良の機能ブロックを簡単に避けて配線工
程が短縮する。Therefore, even if the functional blocks are irregular in whether they are good or bad, it is sufficient to simply remove the power supply wiring of the bus at the corresponding location, so that defective functional blocks can be easily avoided and the wiring process can be shortened.
以下、本発明を図面に基づいて説明する。 Hereinafter, the present invention will be explained based on the drawings.
第1〜3図は本発明に係るウェハスケール半導体装置の
製造方法の一実施例を示す図である。第1図はウェハの
平面図であり、この図において、1はウェハ、2〜5は
機能ブロック群で、各機能ブロック群2〜5はA、、B
SC,Dの符号を付して表される多種類の機能ブロック
2A〜2D。1 to 3 are diagrams showing an embodiment of the method for manufacturing a wafer scale semiconductor device according to the present invention. FIG. 1 is a plan view of a wafer. In this figure, 1 is a wafer, 2 to 5 are functional block groups, and each functional block group 2 to 5 is A, B.
Various types of functional blocks 2A to 2D are denoted by symbols SC and D.
3A〜3D、4A〜4D、5A〜5Dを有している。多
種類の機能とは、例えば機能ブロック群2がCPU1機
能ブロック3がROM等に相当する。3A to 3D, 4A to 4D, and 5A to 5D. The multiple types of functions include, for example, the functional block group 2 corresponds to a CPU, the functional block 3 corresponds to a ROM, etc.
6はI/Oバッファ群で、4つのI/Oバッファ6A〜
6Dを有している。また、7はバンドエリア、8〜11
は同一の機能ブロック間を接続するブロックパスライン
、12〜15は異なる機能ブロック間を接続するシステ
ムパスラインである。6 is an I/O buffer group, four I/O buffers 6A~
It has 6D. Also, 7 is the band area, 8-11
12 to 15 are block path lines connecting the same functional blocks, and system path lines 12 to 15 connecting different functional blocks.
次に、上記のウェハスケールICの製造工程について説
明する。Next, the manufacturing process of the above wafer scale IC will be explained.
まず、ウェハ1上にX方向(図中左右方向〉に機能ブロ
ック群2〜5およびI/Oバッファ群6を配置し、各群
には同一機能ブロックを複数(本実施例では4個)形成
する。したがって、各ブロックはマトリクス状に配置さ
れ、システムのブロック分けはY方向(図中上下方向)
で行われる。First, functional block groups 2 to 5 and I/O buffer group 6 are arranged in the X direction (horizontal direction in the figure) on wafer 1, and each group has a plurality of identical functional blocks (four in this example). Therefore, each block is arranged in a matrix, and the system is divided into blocks in the Y direction (vertical direction in the figure).
It will be held in
次いで、同一機能のブロック間の同一信号が重なるライ
ンについて、各々ブロックパスライン8〜11によりバ
ス接続する。同様に異なる機能ブロック間およびI/O
バッファ群6を各々システムパスライン12〜15によ
りバス接続し、さらにこれをパッドエリア7の各パッド
と接続する。Next, lines where the same signals between blocks having the same function overlap are bus-connected by block path lines 8 to 11, respectively. Similarly, between different functional blocks and I/O
The buffer group 6 is bus-connected by system path lines 12 to 15, and is further connected to each pad in the pad area 7.
ここで、1つの機能ブロックの詳細は第2図のように示
される。1例として機能ブロック2Aについて説明する
と、機能ブロック2Aは論理演算を行う回路部21と、
回路部21の一次試験に用いるための試験用パッド22
と、回路部21に電源を供給するための電源配線23と
、ウェハ1に複数配置された同一機能ブロックの同一端
子同士をバス接続するための前記ブロックパスライン8
と、異なる機能ブロックとインターフェースするための
前記システムパスライン12と、ブロックパスライン8
とシステムパスライン12を接続するコンタクトエリア
24とを備えている。そして、このような構成の機能ブ
ロック2A〜2D、3A〜3D、4A〜4D、5A〜5
Dをマトリクス状に配置することで、多種、複数のブロ
ック間のインターフェースを行うことが可能となってい
る。Here, the details of one functional block are shown as shown in FIG. To explain the functional block 2A as an example, the functional block 2A includes a circuit section 21 that performs logical operations,
Test pad 22 for use in the primary test of the circuit section 21
, a power supply wiring 23 for supplying power to the circuit section 21 , and the block path line 8 for connecting the same terminals of the same functional blocks arranged on the wafer 1 via a bus.
, the system path line 12 for interfacing with different functional blocks, and the block path line 8.
and a contact area 24 for connecting the system path line 12. Functional blocks 2A to 2D, 3A to 3D, 4A to 4D, and 5A to 5 having such configurations
By arranging D in a matrix, it is possible to interface between various types and a plurality of blocks.
上記のプロセス工程が終了すると、次いで、試験用パッ
ド22に探針を押し当ててブロック別の機能試験(−次
試験に相当)を行い、その試験結果に基づいて不良およ
び未使用のブロックの電源配線を除去する。具体的には
、−例として第3図に電源配線23の詳細を示すように
、電源配線23はVDDおよびVSSをそれぞれ供給す
る電源幹線31.32と、これらの電源VOO1VSS
を回路部21へそれぞれ供給する電源支線33.34と
、これらを接続するコンタクトホール35.36とを有
している。なお、37.38は電源支線33.34と回
路部21とを接続するコンタクトホールである。電源支
線33.34は最上層として形成され、アルミが用いら
れている。そして、不良および未使用のブロックについ
てはその電源支線33.34が第2図中のパターンカッ
トポイン)P、、P、の部分でレーザ又はFIB(Fo
cused Ion Beast)装置などを用いてア
ルミ配線の除去を行い、これによって電源供給を停止す
る。When the above process steps are completed, a probe is pressed against the test pad 22 to perform a functional test (corresponding to the next test) for each block, and based on the test results, the power supply of defective and unused blocks is determined. Remove wiring. Specifically, as shown in the details of the power supply wiring 23 in FIG.
It has power supply branch lines 33 and 34 that respectively supply power to the circuit section 21, and contact holes 35 and 36 that connect these. Note that 37 and 38 are contact holes that connect the power supply branch lines 33 and 34 to the circuit section 21. The power supply branches 33, 34 are formed as the top layer and are made of aluminum. For defective and unused blocks, the power supply lines 33 and 34 are connected to the laser or FIB (Fo
The aluminum wiring is removed using a cused ion beast (Ion Beast) device or the like, thereby stopping the power supply.
したがって、不良および未使用ブロックの出力バッファ
はハイインピーダンス状態となる。このようにして、各
機能ブロック群2〜5およびI/Oバッファ群6から良
品であるものが1つずつ選択され、ウェハスケールIC
としてのデバイスが製造され、その後デバイスとしての
完成試験等が行われる。Therefore, the output buffers of defective and unused blocks are in a high impedance state. In this way, one good product is selected from each functional block group 2 to 5 and I/O buffer group 6, and the wafer scale IC is
A device is manufactured, and then tests are conducted to complete the device.
このように、本実施例では機能ブロック2A〜2D、3
A〜3D、4A〜4D、5A〜5Dの良・不良が不規則
であっても、不良や未使用ブロックの電源配線を単に除
去するのみでよいから、不良の機能ブロックを簡単に回
避して配線を完成することができ、短期間でウェハスケ
ールICの配線工程を終えることができ、コスト低下等
を図ることができる。In this way, in this embodiment, the functional blocks 2A to 2D, 3
Even if the pass/fail status of A to 3D, 4A to 4D, and 5A to 5D is irregular, it is sufficient to simply remove the power supply wiring of the defective or unused blocks, so defective functional blocks can be easily avoided. The wiring can be completed, the wiring process for wafer scale ICs can be completed in a short period of time, and costs can be reduced.
なお、不良・未使用の他に使用ブロックも含めてこれら
を判別できるようにすれば、例えば試験用パッド22の
1つに空を設け、ここにマーキングを施して判別できる
ようにすれば、使用中のブロックが故障した際、良品ブ
ロックへの電源配線を再配線することにより、修理も簡
単に行うことができる。再配線は、例えば第3図のパタ
ーンカットポイン)PI、Pgを再びFIB装置で埋め
戻すようにする。In addition, if it is possible to distinguish used blocks as well as defective and unused blocks, for example, if one of the test pads 22 is provided with an empty block and a marking is applied thereto, it is possible to distinguish between used and unused blocks. When a block inside breaks down, it can be easily repaired by rewiring the power supply wiring to the good block. For rewiring, for example, the pattern cut points PI and Pg in FIG. 3 are backfilled with the FIB device.
本発明によれば、良・不良の機能ブロックが不規則であ
っても、単にその電源配線を除去するのみで配線を行う
ことができ、配線工程を容易にかつ短期間に行うことが
できる。According to the present invention, even if good and defective functional blocks are irregular, wiring can be performed by simply removing the power supply wiring, and the wiring process can be performed easily and in a short period of time.
第1〜3図は本発明に係るウェハスケール半導体装置の
製造方法の一実施例を示す図であり、第1図はそのウェ
ハスケールICの平面図、第2図はその1つの機能ブロ
ックの詳細を示す図、
第3図はその1つの機能ブロックの電源配線を示す図で
ある。
1・・・・・・ウェハ、
2〜5・・・・・・機能ブロック群、
2A〜2D、3A〜3D、4A〜4
〜5D・・・・・・機能ブロック、
6・・・・・・I/Oバッファ群、
6A〜6D・・・・・弓/Oバッファ、7・・・・・・
パッドエリア、
8〜11・・・・・・ブロックパスライン、12〜15
・・・・・・システムパスライン、21・・・・・・回
路部、
22・・・・・・試験用パッド、
23・・・・・・電源配線、
24・・・・・・コンタクトエリア、
31.32・・・・・・電源幹線、
33.34・・・・・・電源支線、
35〜38・・・・・・コンタクトホール。
1
A
−実施例のウェハスケールIcの平面図第1図
一実施例の1つの機能ブロックの詳細を示す図第
図1 to 3 are diagrams showing an embodiment of the method for manufacturing a wafer-scale semiconductor device according to the present invention, in which FIG. 1 is a plan view of the wafer-scale IC, and FIG. 2 is a detailed view of one functional block thereof. FIG. 3 is a diagram showing the power supply wiring of one of the functional blocks. 1... Wafer, 2-5... Functional block group, 2A-2D, 3A-3D, 4A-4-5D... Functional block, 6...・I/O buffer group, 6A to 6D... Bow/O buffer, 7...
Pad area, 8-11...Block pass line, 12-15
...System pass line, 21...Circuit section, 22...Test pad, 23...Power supply wiring, 24...Contact area , 31.32... Main power line, 33.34... Power branch line, 35-38... Contact hole. 1 A - A plan view of the wafer scale Ic of the embodiment. Fig. 1. A diagram showing details of one functional block of the embodiment.
Claims (1)
I/Oバッファ群とに分けるとともに、これらの機能ブ
ロックおよびI/Oバッファ群を何れも複数形成してマ
トリクス状に配置する工程と、 同一の機能ブロック間をバス配線し、さらに異なる各機
能ブロック間をバス配線する工程と、上記のプロセス工
程後に、ブロック別の機能試験を行う工程と、 機能試験の結果に基づいて不良および未使用ブロックの
電源配線を除去する工程とを含むことを特徴とするウェ
ハスケール半導体装置の製造方法。[Claims] A wafer is divided into various types of functional blocks and I/O buffer groups according to their functional contents, and a plurality of these functional blocks and I/O buffer groups are formed and arranged in a matrix. The process of bus wiring between the same functional blocks and the bus wiring between different functional blocks; The process of performing functional tests for each block after the above process steps. and a step of removing power supply wiring from unused blocks.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28131989A JPH03142852A (en) | 1989-10-27 | 1989-10-27 | Manufacture of wafer scale semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28131989A JPH03142852A (en) | 1989-10-27 | 1989-10-27 | Manufacture of wafer scale semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03142852A true JPH03142852A (en) | 1991-06-18 |
Family
ID=17637444
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28131989A Pending JPH03142852A (en) | 1989-10-27 | 1989-10-27 | Manufacture of wafer scale semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03142852A (en) |
-
1989
- 1989-10-27 JP JP28131989A patent/JPH03142852A/en active Pending
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