JPH03139755A - 優先判別回路 - Google Patents
優先判別回路Info
- Publication number
- JPH03139755A JPH03139755A JP27705789A JP27705789A JPH03139755A JP H03139755 A JPH03139755 A JP H03139755A JP 27705789 A JP27705789 A JP 27705789A JP 27705789 A JP27705789 A JP 27705789A JP H03139755 A JPH03139755 A JP H03139755A
- Authority
- JP
- Japan
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- signal
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- Pending
Links
- 101100524347 Xenopus laevis req-b gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 101100524346 Xenopus laevis req-a gene Proteins 0.000 description 3
- 101100288236 Arabidopsis thaliana KRP4 gene Proteins 0.000 description 2
- 101100433979 Bos taurus TNK2 gene Proteins 0.000 description 2
- 101100385394 Zea mays ACK2 gene Proteins 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、例えば複数のＣＰＵが共有ＲＡＭ等のアクセ
スのリクエスト信号を同時に出力した場合、最も優先度
の高いリクエスト信号を受付けてアクノリッジ信号を出
力する優先判別回路に関する。
スのリクエスト信号を同時に出力した場合、最も優先度
の高いリクエスト信号を受付けてアクノリッジ信号を出
力する優先判別回路に関する。
［従来の技術］
第２図はこの種の優先判別回路の従来例の回路図である
。
。
この優先判別回路は、リクエスト信号ＲＥＱＯ，ＲＥＱ
Ｉ、ＲＥＱ２．ＲＥＱ３．クロックＣＰがそれぞれ入力
される入力端子２１，２２゜２３．２４．２５と、リク
エスト信号ＲＥＱＯ。
Ｉ、ＲＥＱ２．ＲＥＱ３．クロックＣＰがそれぞれ入力
される入力端子２１，２２゜２３．２４．２５と、リク
エスト信号ＲＥＱＯ。
ＲＥＱＩ、ＲＥＱ２．ＲＥＱ３の論理値をそれぞれ反転
するインバータ２６．２７，２８．２９と、インバータ
２６の出力をラッチするＤＦＦ（Ｄ型フリップフロップ
）３０と、インバータ２６の出力とＤＥＦ３０のＱ出力
を入力し、アクノリッジ信号ＡＣＫＯを出力するナント
ゲート３１と、インバータ２７の出力とＤＦＦ３０のＱ
出力を入力するアンドゲート３２と、アンドゲート３２
の出力をラッチするＤＦＦ３３と、インバータ２７の出
力とＤＦＦ３３のＱ出力を入力し、アクノリッジ信号Ａ
Ｃに１を出力するナントゲート３４と、インバータ２８
の出力とＤＦＦ３０のＱ出力とＤＦＦ３３のＱ出力を入
力するアンドゲート３５と、アンドゲート３５の出力を
ラッチするＤＦＦ３６と、インバータ２８の出力とＤＦ
Ｆ３６のＱ出力を入力し、アクノリッジ信号ＡＣＫ２を
出力するナントゲート３７と、インバータ２９の出力と
ＤＦＦ３０のＱ出力とＤＦＦ３３のＱ出力とＤＦＦ３６
のＱ出力を入力するアンドゲート３８と、アンドゲート
３８の出力をラッチするＤＦＦ３９と、インバータ２９
の出力とＤＦＦ３９のＱ出力を入力し、アクノリッジ信
号ＡＣＫ３を出力するナントゲート４０と、アクＰとナ
ントゲート４１の出力を入力し、ＤＦＦ３０．３３，３
６．３９にクロックを出力するノアゲート４２で結成さ
れている。
するインバータ２６．２７，２８．２９と、インバータ
２６の出力をラッチするＤＦＦ（Ｄ型フリップフロップ
）３０と、インバータ２６の出力とＤＥＦ３０のＱ出力
を入力し、アクノリッジ信号ＡＣＫＯを出力するナント
ゲート３１と、インバータ２７の出力とＤＦＦ３０のＱ
出力を入力するアンドゲート３２と、アンドゲート３２
の出力をラッチするＤＦＦ３３と、インバータ２７の出
力とＤＦＦ３３のＱ出力を入力し、アクノリッジ信号Ａ
Ｃに１を出力するナントゲート３４と、インバータ２８
の出力とＤＦＦ３０のＱ出力とＤＦＦ３３のＱ出力を入
力するアンドゲート３５と、アンドゲート３５の出力を
ラッチするＤＦＦ３６と、インバータ２８の出力とＤＦ
Ｆ３６のＱ出力を入力し、アクノリッジ信号ＡＣＫ２を
出力するナントゲート３７と、インバータ２９の出力と
ＤＦＦ３０のＱ出力とＤＦＦ３３のＱ出力とＤＦＦ３６
のＱ出力を入力するアンドゲート３８と、アンドゲート
３８の出力をラッチするＤＦＦ３９と、インバータ２９
の出力とＤＦＦ３９のＱ出力を入力し、アクノリッジ信
号ＡＣＫ３を出力するナントゲート４０と、アクＰとナ
ントゲート４１の出力を入力し、ＤＦＦ３０．３３，３
６．３９にクロックを出力するノアゲート４２で結成さ
れている。
ここで、リクエスト信号ＲＥＱＯの優先度が最も高く、
リクエスト信号ＲＥＱＩ、ＲＥＱ２と順に低くなり、リ
クエスト信号ＲＥＱ３の優先度が最も低い。そしてアク
ノリッジ信号ＡＣＫＯ，ＡＣＫＩ、ＡＣＫ２．ＡＣＫ３
はそれぞれリクエスト信号ＡＣＫＯ，ＡＣＫＩ、ＡＣＫ
２．ＡＣＫ３受付けられてそれぞれＤＦＦ３０，３３，
３６゜３９にラッチされたときに出力される。
リクエスト信号ＲＥＱＩ、ＲＥＱ２と順に低くなり、リ
クエスト信号ＲＥＱ３の優先度が最も低い。そしてアク
ノリッジ信号ＡＣＫＯ，ＡＣＫＩ、ＡＣＫ２．ＡＣＫ３
はそれぞれリクエスト信号ＡＣＫＯ，ＡＣＫＩ、ＡＣＫ
２．ＡＣＫ３受付けられてそれぞれＤＦＦ３０，３３，
３６゜３９にラッチされたときに出力される。
次に、この優先判別回路の動作を説明する。
リクエスト信号ＲＥＱＯ，ＲＥＱ１．ＲＥＱ２、ＲＥＱ
３がいずれもハイレベル（以下″Ｈ”と略す）の初期状
態のとき、アクノリッジ信号ＡＣＫＯ，ＡＣＫＩ、ＡＣ
Ｋ２．ＡＣＫ３はいずれも°°Ｈ°”であるのでナント
ゲート４１の出力はロウレベル（以下“Ｌ”と略す）で
、ＤＦＦ３０．３３，３６．３９にはノアゲート４２よ
りクロックが供給されている。この状態で、リクエスト
信号ＲＥＱＯとＲＥＱ３が同時に入力した場合、つまり
リクエスト信号ＲＥＱＯとＲＥＱ３が“Ｌ ”になった
場合、ＤＦＦ３０のＱ出力は“Ｈ”となり、アンドゲー
ト３１の両入力は“Ｈ”となるので、アンドゲート３１
からアクノリッジ信号ＡＣに０が出力される。一方、Ｄ
ＦＦ３０のＱ出力はＬ”であるのでアンドゲート３８の
出力は“Ｌ”で、ＤＦＦ３９のＱ出力はＬ”となり、ア
ンドゲート４０からアクノリッジ信号ＡＣＫ３は出力さ
れない。
３がいずれもハイレベル（以下″Ｈ”と略す）の初期状
態のとき、アクノリッジ信号ＡＣＫＯ，ＡＣＫＩ、ＡＣ
Ｋ２．ＡＣＫ３はいずれも°°Ｈ°”であるのでナント
ゲート４１の出力はロウレベル（以下“Ｌ”と略す）で
、ＤＦＦ３０．３３，３６．３９にはノアゲート４２よ
りクロックが供給されている。この状態で、リクエスト
信号ＲＥＱＯとＲＥＱ３が同時に入力した場合、つまり
リクエスト信号ＲＥＱＯとＲＥＱ３が“Ｌ ”になった
場合、ＤＦＦ３０のＱ出力は“Ｈ”となり、アンドゲー
ト３１の両入力は“Ｈ”となるので、アンドゲート３１
からアクノリッジ信号ＡＣに０が出力される。一方、Ｄ
ＦＦ３０のＱ出力はＬ”であるのでアンドゲート３８の
出力は“Ｌ”で、ＤＦＦ３９のＱ出力はＬ”となり、ア
ンドゲート４０からアクノリッジ信号ＡＣＫ３は出力さ
れない。
このように、複数のリクエスト信号が同時に優先判別回
路に入力した場合、最も優先度の高いリクエスト信号の
みが対応゛するＤＦＦに保持され、アクノリッジ信号が
出力される。
路に入力した場合、最も優先度の高いリクエスト信号の
みが対応゛するＤＦＦに保持され、アクノリッジ信号が
出力される。
［発明が解決しようとする課題］
上述した従来の優先判別回路は、例えば優先度の一番低
いリクエスト信号ＲＥＱ３がリクエスト信号ＲＥＱＯと
同時に入力されても、リクエスト信号ＲＥＱ３が、ＤＦ
Ｆ３９にラッチされないため、リクエスト信号ＲＥＱＯ
が落ちる（“Ｈ”になる）前にリクエスト信号ＲＥＱＩ
等の、リクエスト信号ＲＥＱ３よりも優先度の高いリク
エスト信号が入力されると、リクエスト信号ＲＥＱ３に
対応するアクノリッジ信号ＡＣＫ３が出力されないとい
う−欠点がある。
いリクエスト信号ＲＥＱ３がリクエスト信号ＲＥＱＯと
同時に入力されても、リクエスト信号ＲＥＱ３が、ＤＦ
Ｆ３９にラッチされないため、リクエスト信号ＲＥＱＯ
が落ちる（“Ｈ”になる）前にリクエスト信号ＲＥＱＩ
等の、リクエスト信号ＲＥＱ３よりも優先度の高いリク
エスト信号が入力されると、リクエスト信号ＲＥＱ３に
対応するアクノリッジ信号ＡＣＫ３が出力されないとい
う−欠点がある。
本発明の目的は、自分よりも優先度の高いリクエスト信
号が同時に入力したため受付けられなかったリクエスト
信号を、その後自分よりも優先度の高い他のリクエスト
信号が入力しても、自分と同時に入力したリクエスト信
号が落ちた時点で受付け、アクノリッジ信号を出力する
優先判別回路を提供することである。
号が同時に入力したため受付けられなかったリクエスト
信号を、その後自分よりも優先度の高い他のリクエスト
信号が入力しても、自分と同時に入力したリクエスト信
号が落ちた時点で受付け、アクノリッジ信号を出力する
優先判別回路を提供することである。
［課題を解決するための手段］
本発明の優先判別回路は、
相異なる優先度が予め付与されている複数リクエスト信
号の各々が入力される複数の入力端子と、 入力端子から入力された各リクエスト信号を保持する複
数のＤ型フリップフロップと、各リクエスト信号の入力
端子の信号とＤ型フリップフロップの出力を入力とし、
当該リクエスト信号が入力され、これがＤ型フリップフ
ロップに保持されている間、所定の論理レベルの信号を
出力する複数の第１のゲート回路と、 入力端子の優先度と第１のゲート回路に入力されるリク
エスト信号の優先度が１対１に対応するるように、各第
１のゲート回路の出力を各入力端子に入力し、優先度が
最も高い入力端子から数えて始めて前記所定の論理レベ
ルの入力端子をエンコーダして出力し、また入力端子の
少なくとも１つが前記所定の論理レベルであるときと入
力端子のいずれもが前記所定の論理レベルでないときと
で相異なる論理レベルの信号をイネーブル出力端子から
出力するプライオリティエンコーダと、各リクエスト信
号に対応する出力端子を有し、プライオリティエンコー
ダのエンコード出力を入力し、該エンコード出力をデマ
ルチプレクスして１つの出力端子からアクノリッジ信号
を出力するデマルチプレクサと、 プライオリティエンコーダのイネーブル出力端子の出力
とクロックを入力し、プライオリティエンコーダの入力
端子のいずれもが前記所定の論理レベルでないとき、該
クロックを前記複数のＤ型フリップフロップに出力する
第２のゲート回路とを有する。
号の各々が入力される複数の入力端子と、 入力端子から入力された各リクエスト信号を保持する複
数のＤ型フリップフロップと、各リクエスト信号の入力
端子の信号とＤ型フリップフロップの出力を入力とし、
当該リクエスト信号が入力され、これがＤ型フリップフ
ロップに保持されている間、所定の論理レベルの信号を
出力する複数の第１のゲート回路と、 入力端子の優先度と第１のゲート回路に入力されるリク
エスト信号の優先度が１対１に対応するるように、各第
１のゲート回路の出力を各入力端子に入力し、優先度が
最も高い入力端子から数えて始めて前記所定の論理レベ
ルの入力端子をエンコーダして出力し、また入力端子の
少なくとも１つが前記所定の論理レベルであるときと入
力端子のいずれもが前記所定の論理レベルでないときと
で相異なる論理レベルの信号をイネーブル出力端子から
出力するプライオリティエンコーダと、各リクエスト信
号に対応する出力端子を有し、プライオリティエンコー
ダのエンコード出力を入力し、該エンコード出力をデマ
ルチプレクスして１つの出力端子からアクノリッジ信号
を出力するデマルチプレクサと、 プライオリティエンコーダのイネーブル出力端子の出力
とクロックを入力し、プライオリティエンコーダの入力
端子のいずれもが前記所定の論理レベルでないとき、該
クロックを前記複数のＤ型フリップフロップに出力する
第２のゲート回路とを有する。
［作 用］
複数のリクエスト信号が同時に入力した場合、これらは
−旦対応するＤＦＦにラッチされ、プライオリティエン
コーダの対応する入力端子が所定のレベルになり、その
うち最も優先度の高い入力端子がエンコードされ、対応
するアクノリッジ信号が出力される。そして、プライオ
リティエンコーダのイネーブル出力端子は論理レベルが
反転し、ＤＦＦにはクロックが出力されないので、受付
けられたリクエスト信号が全て落ちるまでは、その後入
力したリクエスト信号はＤＦＦにラッチされない。
−旦対応するＤＦＦにラッチされ、プライオリティエン
コーダの対応する入力端子が所定のレベルになり、その
うち最も優先度の高い入力端子がエンコードされ、対応
するアクノリッジ信号が出力される。そして、プライオ
リティエンコーダのイネーブル出力端子は論理レベルが
反転し、ＤＦＦにはクロックが出力されないので、受付
けられたリクエスト信号が全て落ちるまでは、その後入
力したリクエスト信号はＤＦＦにラッチされない。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の優先判別回路の回路図であ
る。
る。
この優先判別回路はリクエスト信号ＲＥＱＯ。
ＲＥＱＩ、・−、ＲＥＱ７（優先度はこの順序に世くな
る）をそれぞれ入力する入力端子１，２゜・・・、８と
、入力端子１，２．−・・、８の信号をそれぞれＤＩ、
Ｄ２．・・・、０７入力とするＤＦＦ（Ｄ型フリップフ
ロップ）９ （７４２７３）と、リクエスト信号ＲＥＱ
ＯとＤＦＦ９のＱ１出力、リクエスト信号ＲＥＱ１とＤ
ＦＦ９のＱ２出力、・・・リクエスト信号ＲＥＱ７とＤ
ＦＦ９のＱ８出力を入力するナントゲート１１，１２．
・−，１８と、オアゲート１１，１２．−．１８の出力
をそれぞれ入力端子７，６．・・・、０に入力するプラ
イオリティエンコーダ１０ （７４１４８）と、プライ
オリティエンコーダ１０の出力ＡＯ，ＡＩ、Ａ２゜ＧＳ
をセレクト入力とし、出力端子ＹＯ，Ｙｌ。
る）をそれぞれ入力する入力端子１，２゜・・・、８と
、入力端子１，２．−・・、８の信号をそれぞれＤＩ、
Ｄ２．・・・、０７入力とするＤＦＦ（Ｄ型フリップフ
ロップ）９ （７４２７３）と、リクエスト信号ＲＥＱ
ＯとＤＦＦ９のＱ１出力、リクエスト信号ＲＥＱ１とＤ
ＦＦ９のＱ２出力、・・・リクエスト信号ＲＥＱ７とＤ
ＦＦ９のＱ８出力を入力するナントゲート１１，１２．
・−，１８と、オアゲート１１，１２．−．１８の出力
をそれぞれ入力端子７，６．・・・、０に入力するプラ
イオリティエンコーダ１０ （７４１４８）と、プライ
オリティエンコーダ１０の出力ＡＯ，ＡＩ、Ａ２゜ＧＳ
をセレクト入力とし、出力端子ＹＯ，Ｙｌ。
・・・、Ｙ７からそれぞれリクエスト信号ＲＥＱＯ。
るマルチプレクサ１９ （７４ＬＳ１３８）と、フクロ
ツタＣＰとプライオリティエンコーダ１０のイネーブル
出力端子ＥＯの出力を入力し、ＤＦＦ９のクロック端子
に出力するノア回路２０で構成 ０ されている。
ツタＣＰとプライオリティエンコーダ１０のイネーブル
出力端子ＥＯの出力を入力し、ＤＦＦ９のクロック端子
に出力するノア回路２０で構成 ０ されている。
次に、本実施例の動作を説明する。
リクエスト信号ＲＥＱＯ〜ＲＥＱ７がいずれも入力され
ていない初期状態ではプライオリティエンコーダ１０の
入力０〜７はいずれも“Ｈ”でイネーブル出力端子ＥＯ
が“［、°′となり、ノアゲート２０からＤＦＦ９ヘク
ロックが入力される。
ていない初期状態ではプライオリティエンコーダ１０の
入力０〜７はいずれも“Ｈ”でイネーブル出力端子ＥＯ
が“［、°′となり、ノアゲート２０からＤＦＦ９ヘク
ロックが入力される。
ここで、リクエスト信号ＲＥＱＯとＲＥＱ７が同時に入
力されると、リクエスト信号ＲＥＱＯとＲＥＱ７がＤＦ
Ｆ９に保持され、プライオリティエンコーダ１０の入カ
フと０が“Ｌ”になり、イネーブル出力端子ＥＯがＨ”
となる。そして、リクエスト信号ＲＥＱＯＯ方がリクエ
スト信号ＲＥＱ７よりも優先度が高いのでプライオリテ
ィエンコーダ１０は出力ＡＯ，Ａｔ、Ａ２．ＧＳを全て
Ｌ”にする。これら出力はデマルチプレクサ１９に入力
され、出力端子ＹＯが”Ｌ″となり、アクノリッジ信号
ＡＣＫＯが出力される。その後リクエスト信号ＲＥＱＯ
が落ちると（ＲＥＱＯ＝“Ｈ”）、プライオリティエン
コーダ１０の入１ 力０が“Ｌ”であるので、プライオリティエンコーダ１
０は出力ＡＯ，Ａ１．Ａ２を“Ｈ”ＧＳを′Ｌ”にし、
デマルチプレクサ１９からアクノリッジ信号ＡＣＫ７が
出力される。リクエスト信号ＲＥＱＯがＨ”になる前に
リクエスト信号ＲＥＱ１〜ＲＥＱ６が“Ｌ”になっても
プライオリティエンコーダ１０のイネーブル出力端子Ｅ
ＯはＨ”となっているので、ＤＦＦ９にはクロックが入
力されず、したがってリクエスト信号ＲＥＱＩ〜ＲＥＱ
６はＤＦＦ９にラッチされずにプライオリティエンコー
ダ１０の入力１〜６は“Ｈ”のままである。リクエスト
信号ＲＥＱ７が“Ｈ”となり、イネーブル出力端子ＥＯ
が“Ｌ”となったときに初めてリクエスト信号ＲＥＱＩ
〜ＲＥＱ６はＤＦＦ９にラッチされ、プライオリティエ
ンコーダ１０の入力１〜６は“Ｌ”となる。
力されると、リクエスト信号ＲＥＱＯとＲＥＱ７がＤＦ
Ｆ９に保持され、プライオリティエンコーダ１０の入カ
フと０が“Ｌ”になり、イネーブル出力端子ＥＯがＨ”
となる。そして、リクエスト信号ＲＥＱＯＯ方がリクエ
スト信号ＲＥＱ７よりも優先度が高いのでプライオリテ
ィエンコーダ１０は出力ＡＯ，Ａｔ、Ａ２．ＧＳを全て
Ｌ”にする。これら出力はデマルチプレクサ１９に入力
され、出力端子ＹＯが”Ｌ″となり、アクノリッジ信号
ＡＣＫＯが出力される。その後リクエスト信号ＲＥＱＯ
が落ちると（ＲＥＱＯ＝“Ｈ”）、プライオリティエン
コーダ１０の入１ 力０が“Ｌ”であるので、プライオリティエンコーダ１
０は出力ＡＯ，Ａ１．Ａ２を“Ｈ”ＧＳを′Ｌ”にし、
デマルチプレクサ１９からアクノリッジ信号ＡＣＫ７が
出力される。リクエスト信号ＲＥＱＯがＨ”になる前に
リクエスト信号ＲＥＱ１〜ＲＥＱ６が“Ｌ”になっても
プライオリティエンコーダ１０のイネーブル出力端子Ｅ
ＯはＨ”となっているので、ＤＦＦ９にはクロックが入
力されず、したがってリクエスト信号ＲＥＱＩ〜ＲＥＱ
６はＤＦＦ９にラッチされずにプライオリティエンコー
ダ１０の入力１〜６は“Ｈ”のままである。リクエスト
信号ＲＥＱ７が“Ｈ”となり、イネーブル出力端子ＥＯ
が“Ｌ”となったときに初めてリクエスト信号ＲＥＱＩ
〜ＲＥＱ６はＤＦＦ９にラッチされ、プライオリティエ
ンコーダ１０の入力１〜６は“Ｌ”となる。
［発明の効果］
以上説明したように本発明は、複数のリクエスト信号が
入力した場合、これらを−旦ＤＦＦにラッチし、全ての
リクエスト信号に対応するアク ２ ノリッジ信号を出力した後、新たなリクエスト信号のラ
ッチを再開することにより、優先度の低いリクエスト信
号に対応するアクノリッジ信号が後から入力された優先
度の高いリクエスト信号のためにいつまでも出力されな
いという不具合がなくなる効果がある。
入力した場合、これらを−旦ＤＦＦにラッチし、全ての
リクエスト信号に対応するアク ２ ノリッジ信号を出力した後、新たなリクエスト信号のラ
ッチを再開することにより、優先度の低いリクエスト信
号に対応するアクノリッジ信号が後から入力された優先
度の高いリクエスト信号のためにいつまでも出力されな
いという不具合がなくなる効果がある。
第１図は本発明の一実施例の優先判別回路の回路図、第
２図は従来例の回路図である。 １〜８・・・入力端子、 ９・・・ＤＦＦ。 １０−・・プライオリティエンコ−ダ、１１〜１ Ｂ−
・・オアゲート、 １９・・・デマルチプレクサ、 ２０・・・ノアゲート、 ＲＥＱＯ，ＲＥＱＩ、−・＋、ＲＥＱ７・・・リクエス
ト信号、 ＡＣに０．ＡＣＫＩ、−・・、ＡＣＫ７・・・アクノリ
ッジ信号 ｃ ｐ−・・クロック。
２図は従来例の回路図である。 １〜８・・・入力端子、 ９・・・ＤＦＦ。 １０−・・プライオリティエンコ−ダ、１１〜１ Ｂ−
・・オアゲート、 １９・・・デマルチプレクサ、 ２０・・・ノアゲート、 ＲＥＱＯ，ＲＥＱＩ、−・＋、ＲＥＱ７・・・リクエス
ト信号、 ＡＣに０．ＡＣＫＩ、−・・、ＡＣＫ７・・・アクノリ
ッジ信号 ｃ ｐ−・・クロック。
Claims (1)
- 【特許請求の範囲】 １、相異なる優先度が予め付与されている複数リクエス
ト信号の各々が入力される複数の入力端子と、 入力端子から入力された各リクエスト信号を保持する複
数のＤ型フリップフロップと、 各リクエスト信号の入力端子の信号とＤ型フリップフロ
ップの出力を入力とし、当該リクエスト信号が入力され
、これがＤ型フリップフロップに保持されている間、所
定の論理レベルの信号を出力する複数の第１のゲート回
路と、 入力端子の優先度と第１のゲート回路に入力されるリク
エスト信号の優先度が１対１に対応するるように、各第
１のゲート回路の出力を各入力端子に入力し、優先度が
最も高い入力端子から数えて始めて前記所定の論理レベ
ルの入力端子をエンコーダして出力し、また入力端子の
少なくとも１つが前記所定の論理レベルであるときと入
力端子のいずれもが前記所定の論理レベルでないときと
で相異なる論理レベルの信号をイネーブル出力端子から
出力するプライオリティエンコーダと、各リクエスト信
号に対応する出力端子を有し、プライオリティエンコー
ダのエンコード出力を入力し、該エンコード出力をデマ
ルチプレクスして１つの出力端子からアクノリッジ信号
を出力するデマルチプレクサと、 プライオリティエンコーダのイネーブル出力端子の出力
とクロックを入力し、プライオリティエンコーダの入力
端子のいずれもが前記所定の論理レベルでないとき、該
クロックを前記複数のＤ型フリップフロップに出力する
第２のゲート回路とを有する優先判別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27705789A JPH03139755A (ja) | 1989-10-26 | 1989-10-26 | 優先判別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27705789A JPH03139755A (ja) | 1989-10-26 | 1989-10-26 | 優先判別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03139755A true JPH03139755A (ja) | 1991-06-13 |
Family
ID=17578186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27705789A Pending JPH03139755A (ja) | 1989-10-26 | 1989-10-26 | 優先判別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03139755A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8434957B2 (en) | 2008-07-24 | 2013-05-07 | Kotobuki & Co., Ltd. | Knock-type writing instrument |
-
1989
- 1989-10-26 JP JP27705789A patent/JPH03139755A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8434957B2 (en) | 2008-07-24 | 2013-05-07 | Kotobuki & Co., Ltd. | Knock-type writing instrument |
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