JPH03135016A - Manufacture of compound semiconductor element - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、化合物半導体素子の製造方法、特にイオン
注入層の活性化のためのアニールに関するものである。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention relates to a method for manufacturing a compound semiconductor device, and particularly to annealing for activating an ion-implanted layer.
（従来の技術）
半導体基板への不純物ドーピング法としてのイオン注入
法は、シリコンＬＳＩをはじめ、ＧａＡｓ ＩＣ技術に
おける必須プロセス技術として確固たる位Ｍ％占めてい
る。(Prior Art) Ion implantation as a method for doping impurities into a semiconductor substrate is firmly occupied by M% as an essential process technology in GaAs IC technology including silicon LSI.
ＧａＡｓやＩｎＰに代表される■−Ｖ族元素から成る化
合物半導体への注入イオンのアニール（熱処理）を行な
う場合、Ｖ族元素の蒸気圧かｍ族元素のそれよりも高い
ため、基板および注入層のストイキオメトリ（化学量論
的平衡）を保つためには、何らかの方法によりＶ族元素
の供給を行なう必要かある。When annealing (heat treatment) implanted ions to a compound semiconductor made of ■-V group elements such as GaAs and InP, the vapor pressure of the V group elements is higher than that of the M group elements, so the substrate and implanted layer In order to maintain the stoichiometry (stoichiometric balance) of , it is necessary to supply Group V elements by some method.
以下、この発明の説明に先立ち、従来の注入イオンのア
ニール法について、ＩｎＰ系基板基板に挙げて説明する
。Hereinafter, prior to explaining the present invention, a conventional method of annealing implanted ions will be explained using an InP-based substrate.
従来のアニール法には、例えば下記に列挙する文献にお
いて開示されているような種々の方法がある。Conventional annealing methods include various methods, such as those disclosed in the documents listed below.
■文献工：「アプライド フィジックス レターズ（Ａ
ｐｐｌ、Ｐｈｙｓ、Ｌｅｔｔ）、３２（１９７８）ｐｐ
、５７８−５８１」、
■文献■：「第１５回シンポジウム イオンインフラン
チ−ジョン アンド サブミクロンフアプリケーション
（１５ｔｈ Ｓｙｍｐ、Ｉｏｎ Ｉｍｐｌａｎｔａｔ＋
。■Literature engineering: “Applied Physics Letters (A
ppl, Phys, Lett), 32 (1978) pp
, 578-581", ■Reference■: "15th Symposium Ion Implantat+
.
ｎ ＆Ｓｕｂｍｉｃｒｏｎ ＦａｂｒｉｃａｔｉｏｎＸ
１９８４）ｐｐ、８９−９２４、■文献■： ［エレク
トロニクス レターズ（Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅ
ｔｔ、）２１（１９８５）ｐｐ、Ｉ２２−１２４ Ｊ、
■文献■：「第１７回シンポジウム イオンインプラン
テーション アシド サブミクロンフアプリケーション
（１７ｔｈ Ｓｙｍｐ、ＩｏｎＩｍｐｌａｎｔａｔｉｏ
ｎ＆Ｓｕｂｍｉｃｒｏｎ ＦａｂｒｉｃａｔｉｏｎＸ１
９８６）ｐｐ、６１−６４」、■文献ｖ： 「アイイー
ディーエムエＥＤＭ（１９８８）ｐｐ、 １８７−１９
０Ｊ。n &Submicron FabricationX
1984) pp, 89-924, ■Reference■: [Electronics Letters
tt,) 21 (1985) pp, I22-124 J,
■Literature■: ``17th Symposium Ion Implantation Acid Submicron Applications''
n&Submicron FabricationX1
986) pp, 61-64'', ■Reference v: ``IEDM EDM (1988) pp, 187-19
0J.
例えば、文献工に開示されでいる方法は、いわゆる、キ
ャップ・アニール法と呼ばれている技術であり、ＩｎＰ
ＭＥＳＦＥＴ（金属半導体電界効果トランジスタ：
Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌ
ｄｉ、ｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）における
ｎチャネル予定部に２９３ ｉイオンを注入した後、そ
のイオンの活性化法として、ｎチャネル予定部上にＰ（
リン）ドープの８１０２膜（ＰＳＧ膜： Ｐｈｏｓｈｏ
５ｉｌｉｃａｔｅ Ｇｌａｓｓ ）をＣＶＤ法（化学
気相堆積法）により形成し、然る後、７００°Ｃ程度の
温度で１５分間アニールを行なっている。For example, the method disclosed in the literature is the so-called cap annealing method, and InP
MESFET (metal semiconductor field effect transistor:
Metal Sem1conductor Field
After implanting 293i ions into the planned n-channel area in the n-channel area (di, effect transistor), as a method for activating the ions, P(
Phosphorus) doped 8102 film (PSG film: Phosho
5ilicate Glass) by CVD (chemical vapor deposition), and then annealed at a temperature of about 700° C. for 15 minutes.
この技術では、工ｎＰ基板のイオン注入層表面からのＰ
（リン、Ｖ族元素）の解Ｍ８ＰＳＧ膜からのＰ（リン）
の供給で補っている。In this technology, P is removed from the surface of the ion-implanted layer of the engineered nP substrate.
(Phosphorus, Group V element) solution P (phosphorus) from M8PSG film
This is supplemented by the supply of
また、文献Ｈに開示されでいる技術は、Ｖ族元素のＰ（
リン）の解Ｎを防止すると共に、基板の熱変成と注入イ
オンの異常拡散とを防止するため、短時間（〜２０秒）
に高温（９００’ Ｃ）でエネルギーを加えるアニール
法であり、赤外線加熱によるフラッシュランプ・アニー
ル法と呼ばれるものである。Furthermore, the technology disclosed in Document H is based on P(
In order to prevent the solution N of phosphorus), as well as to prevent thermal transformation of the substrate and abnormal diffusion of implanted ions,
This is an annealing method in which energy is applied at a high temperature (900'C) to the material, and is called a flash lamp annealing method using infrared heating.
次の文献■に開示されている技術は、キャップレス・ア
ニール法と呼ばれるもので、Ｖ族のＰ（リン）の解Ｍを
、ＰＨ３（）オスフィン）ガスからＰ（リン）圧を加え
で抑えながら、７００°Ｃで１０分程度の熱処理により
注入イオンの活性化を行なうものである。The technology disclosed in the following document (■) is called a capless annealing method, and the solution M of P (phosphorus) in group V is suppressed by applying P (phosphorus) pressure from PH3 (osphine) gas. However, the implanted ions are activated by heat treatment at 700° C. for about 10 minutes.
ざらに、文献■に開示されている技術は、Ｐ（リン）元
素の供給のため、Ｐ（リン）やＩｎＰソースを注入基板
と一緒に真空封入し、基板からのＰ（リン）の解離を防
止しながら８００°Ｃ程度の高温でアニールを行なって
いるものである。In general, the technology disclosed in Document ① vacuum-seals a P (phosphorus) or InP source together with an implanted substrate in order to supply P (phosphorus) element, and then dissociates P (phosphorus) from the substrate. Annealing is performed at a high temperature of about 800° C. while preventing this.
ざらに、文献Ｖに開示された技術は、基本的には文献工
の技術と同じ方法であるが、ＰＳＧ膜をアニール・キャ
ップとして用いた例である。Roughly speaking, the technique disclosed in Document V is basically the same method as the technique of the author, but is an example in which a PSG film is used as an annealing cap.
（発明が解決しようとする課題）
上述した従来の化合物半導体であるＩｎＰへの注入イオ
ンの活性化（アニール）法は、キャップ・アニール法で
はアニール処理後に使用したキャップ膜を除去する工程
が必要であり、また、キャップレス・アニール法では、
いわゆる、可燃性のガスを使用しなければならないとい
う問題点がある。(Problems to be Solved by the Invention) In the conventional method of activating (annealing) implanted ions into InP, which is a compound semiconductor, as described above, the cap annealing method requires a step of removing the cap film used after the annealing process. Yes, and in the capless annealing method,
There is a problem in that so-called flammable gas must be used.
また、フラッシュランプ・アニール法では、上述したよ
うに、非常に短時間で処理できるという特長を有する反
面、アニール条件等が敏感に反映されるため、安定度の
面からは再現性に乏しいアニール法であると考えられる
。In addition, as mentioned above, the flash lamp annealing method has the advantage of being able to process in a very short time, but on the other hand, it is sensitive to the annealing conditions, so it has poor reproducibility in terms of stability. It is thought that.
ところで、化合物半導体プロセス技術とは別に、シリコ
ンＬＳＩ技術の一つとして、５ＯＧ（スピン オン グ
ラス： ５ｐｉｎ Ｏｎ Ｇｌａｓｓ ）成膜技術があ
る（例えば下記の文献■および■参照）。By the way, apart from the compound semiconductor process technology, there is a 5OG (spin on glass) film forming technology as one of the silicon LSI technologies (see, for example, the following documents (1) and (2)).
■文献■：「第３５回春季応用物理学会予稿集（１９８
８）２９ａ−Ｌ２ Ｊ、
■文献■：ｒ笥３５回春季応用物理学会予稿集（１９８
８）２９ａ−Ｖ−３Ｊ。■Literature■: “35th Spring Conference of Applied Physics Proceedings (198
8) 29a-L2 J, ■References■: Proceedings of the 35th Spring Conference of the Japan Society of Applied Physics (198
8) 29a-V-3J.
周知のようにＳＯＧとはケイ素化合物を有機溶剤に溶解
した溶液を塗布・焼成等により形成されるＳｉＯ２を主
成分とする膜の総称である。As is well known, SOG is a general term for a film containing SiO2 as a main component, which is formed by coating and baking a solution of a silicon compound dissolved in an organic solvent.
このＳＯＧ成膜技術は、文献■および■に開示されでい
るように、液体を段差表面に塗布した場合、凹部には厚
く、凸部ζこは薄く塗布されるという液体特有の性質を
利用したものであって、この技術は、２５６に〜１６Ｍ
ＤＲＡＭクラスの平坦化プロセス（配線段差の平坦
化、トレンチ素子分離工程の凹部の埋め込み）に利用さ
れている。This SOG film-forming technology utilizes the unique property of liquids that when a liquid is applied to a stepped surface, it is applied thickly to the recessed parts and thinly to the convex parts, as disclosed in References ■ and ■. This technology is 256 to 16M
It is used in DRAM class planarization processes (planarization of wiring steps, filling of recesses in trench element isolation processes).
ＳＯＧ膜に対しては、塗布後、１５０°Ｃ程度での溶媒
離散と、４００” Ｃ程度での縮合反応と、そして、８
００°Ｃ程度での、メチル基の解離とシリコン・ダング
リング・ボンドの酸化とを目的とした各熱処理が行なわ
れる。For the SOG film, after coating, solvent dispersion at about 150°C, condensation reaction at about 400"C, and 8
Various heat treatments are performed at approximately 0.000° C. for the purpose of dissociating methyl groups and oxidizing silicon dangling bonds.
また、このＳＯＧ膜には通常Ｐ（リン）を添加して、こ
れら熱処理時の応力集中によるクラックの発生を防止し
ている。このＰ（リン）添加量としては、５モル％以上
が適当であるとされている。Further, P (phosphorus) is usually added to this SOG film to prevent cracks from occurring due to stress concentration during these heat treatments. It is said that the appropriate amount of P (phosphorus) to be added is 5 mol% or more.
このＳＯＧ膜のデバイス信頼性は各種のＢＴ（バイアス
テンベレチャ： Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ
）試験評価においても、問題がないとされている。The device reliability of this SOG film is determined by various BTs (Bias Temperatures).
) No problems were found in the test evaluation.
すなわち、形成されたＳＯＧ膜は物理／化学／電気的特
性において、アニールされたｃｖｏ ｐｓＧ膜と同等
・であり、良好な絶縁膜である。That is, the formed SOG film has physical/chemical/electrical properties equivalent to those of the annealed cvo psG film, and is a good insulating film.
また、このような性質を有するＳＯＧ膜は、現在のとこ
ろＩｒ＋Ｐ系等のｍ−ｖ族化合物半導体プロセスにおい
ては、使用されていないのが現状である。Further, the SOG film having such properties is not currently used in the m-v group compound semiconductor process such as Ir+P system.
そこで、この出願に係る発明者は、糧々の研究を行なっ
たところ、イオン注入層の活性化を図るに際し、かかる
ＳＯＧ膜をアニールキャップとして利用すれば、上述し
た諸問題を一揮に解決できるという結論に達した。Therefore, the inventor of this application conducted extensive research and found that the above-mentioned problems could be solved at once by using such an SOG film as an annealing cap when activating the ion-implanted layer. I've come to a conclusion.
この発明の目的は、上述した■−Ｖ族化合物半導体への
注入イオンの活性化（アニール）方法が有する従来の諸
問題点を除去した、化合物半導体素子の製造方法を提供
することにある。An object of the present invention is to provide a method for manufacturing a compound semiconductor device which eliminates the various problems of the conventional method of activating (annealing) implanted ions into a -V group compound semiconductor as described above.
（課題を解決するための手段）
この目的の達成を図るため、この発明によれば、
イオン注入層の活性化を行なってｍ−ｖ族系の化合物半
導体素子を製造するに当り、
基板にイオン注入層を形成する工程と、該イオン注入層
が形成された基板の上面にＶ族元素を含有したＳＯＧ膜
を被膜形成する工程と、該ＳＯＧ膜を有する基板に対し
で、注入されたイオンの活性化のためのアニールを行な
う工程とを含むことを特徴とする。(Means for Solving the Problems) In order to achieve this object, according to the present invention, when manufacturing an m-v group compound semiconductor device by activating an ion-implanted layer, ions are added to a substrate. A step of forming an implantation layer, a step of forming an SOG film containing a group V element on the upper surface of the substrate on which the ion implantation layer is formed, and a step of forming an SOG film containing a group V element on the substrate having the SOG film. The method is characterized in that it includes a step of performing annealing for activation.
この発明の好適実施例においては、基板をＩｎＰ系基板
基板た場合には、Ｖ族元素をリン（Ｐ）とするのがよい
。In a preferred embodiment of the present invention, when the substrate is an InP-based substrate, the group V element is preferably phosphorus (P).
この発明の他の好適実施例においては、基板をＧａＡｓ
系基板とした場合には、Ｖ族元素をヒ素（Ａｓ）とする
のがよい。In another preferred embodiment of the invention, the substrate is made of GaAs.
When used as a system substrate, it is preferable to use arsenic (As) as the V group element.
ざらに、この発明の他の好適実施例においでは、基板を
ＧａＳｂ系基板とした場合には、Ｖ族元素をアンチモン
（Ｓ ｂ）とするのがよい。Generally speaking, in another preferred embodiment of the present invention, when the substrate is a GaSb-based substrate, it is preferable to use antimony (Sb) as the group V element.
（作用）
上述したように、この発明では、ｍ−Ｖ族化合物半導体
への注入イオンの活性化（アニール）の際に、イオン注
入済みの基板上にキャップ膜としてＳＯＧ膜を用いる方
法である。このＳＯＧ膜形成のための塗布溶液中に、基
板のストイキオメトリに適した量だけＶ族元素を含有さ
せておき、この溶液をイオン注入層が形成された表面に
スピン・コートした後熱処理を行なってアニール・キャ
ップとしてのＳＯＧ膜を形成する。その後、イオン注入
層を形成する注入イオンの活性化のためのアニールを行
なうと、アニール・キヤ・ンブからイオン注入層へとＶ
族元素を供給できると共に、基板のストイキオメトリを
も同時に制御できる。この活性化のためのアニール処理
後、このアニール・キャップはそのまま絶縁膜として利
用できるので、その除去を必要としない。(Function) As described above, the present invention is a method of using an SOG film as a cap film on a substrate into which ions have been implanted when activating (annealing) implanted ions into an m-V group compound semiconductor. The coating solution for forming the SOG film contains group V elements in an amount suitable for the stoichiometry of the substrate, and this solution is spin-coated on the surface on which the ion-implanted layer is formed, followed by heat treatment. Then, an SOG film is formed as an annealing cap. After that, when annealing is performed to activate the implanted ions that form the ion implantation layer, V is transferred from the annealing chamber to the ion implantation layer.
Group elements can be supplied and the stoichiometry of the substrate can be controlled at the same time. After the annealing process for activation, the annealing cap can be used as an insulating film as it is, so it does not need to be removed.
（実施例）
以下、図面ヲ参照して、この発明の化合物半導体素子の
製造方法につき説明する。(Example) Hereinafter, a method for manufacturing a compound semiconductor device of the present invention will be described with reference to the drawings.
第１図（Ａ）〜（Ｄ）は、この発明の一実施例の説明に
供する工程図であり、各図は、主要工程段階での構造体
の様子を断面で示しである。また、図は、この発明が理
解出来る程度に、各構成成分の形状、大きさ、配百関係
等を概略的に示しであるにすぎず、また、以下の実施例
で説明する数値的条件等は単なる好適例にすぎないため
、これら条件のみに限定されるものではない。FIGS. 1(A) to 1(D) are process diagrams for explaining one embodiment of the present invention, and each figure is a cross-sectional view of the structure at a main process step. In addition, the drawings are merely illustrative of the shapes, sizes, distribution relationships, etc. of each constituent component to an extent that the present invention can be understood, and the numerical conditions etc. explained in the following examples are merely illustrative. These conditions are merely preferred examples and are not limited to these conditions.
尚、以下の実施例では、−例としで、ＩＩＩ−Ｖ族化合
物半導体としてＩｎＰ基板を用い、また、イオン注入層
としてｎチャネル領域の場合につき説明テる。In the following embodiments, an InP substrate is used as the III-V compound semiconductor, and an n-channel region is used as the ion implantation layer.
ます、第１図（Ａ）に示すように、ＩＩＩ−Ｖ族化合物
半導体基板としての半絶縁性ＩｎＰ基板１０上に、イオ
ン注入予定部を開口したマスク１２をバターニングする
。このマスク１２は、イオン注入条件に対し、十分イオ
ン阻止能を持つもの（通常レジストあるいは金属が用い
られる）から成る。First, as shown in FIG. 1A, a mask 12 with openings for ion implantation areas is patterned on a semi-insulating InP substrate 10 serving as a III-V compound semiconductor substrate. This mask 12 is made of a material (usually resist or metal) that has sufficient ion-blocking ability for the ion implantation conditions.
次に、第１図（８）に示すように、イオン１４の注入を
行なう、ｎ−チャネルでは、通常、２９３ ｉイオン１
４！５０〜１５０ｋｅＶの加速エネルキー、３〜６ｘ
１０１２ｄｏｓｅ／ｃｍ２の５主人条件で、イオン注入
を行なう。このイオン注入によって、ＩｎＰ基板１０に
は、選択的に、イオン注入層１６か形成される（第１図
（Ｂ））。Next, as shown in FIG. 1(8), in the n-channel, ions 14 are implanted, usually 293i ions 1
4! 50-150keV acceleration energy key, 3-6x
Ion implantation was performed under five main conditions of 1012 doses/cm2. By this ion implantation, an ion implantation layer 16 is selectively formed in the InP substrate 10 (FIG. 1(B)).
次に、マスク１２を除去した後、イオン注入層１６が形
成されたＩｎＰ基板１０の上面にアニール・キセップと
してのＳＯＧ膜１膜性８ソ被覆形成（第１図（Ｃ））、
そのため、まず、ＩｎＰ基板１０のイオン注入層１６を
含む表面上に、ＳＯＧ溶液をスピン・コートし、ＳＯＧ
塗布膜を形成する。この場合、ＳＯＧ溶液へのＶ族元素
であるＰ（’ノン）のドーピング量は４〜１０モル％で
ある。Next, after removing the mask 12, the upper surface of the InP substrate 10 on which the ion implantation layer 16 was formed is coated with an SOG film 1 as an annealing kissep (FIG. 1(C)).
Therefore, first, an SOG solution is spin-coated on the surface of the InP substrate 10 including the ion-implanted layer 16, and the SOG
Form a coating film. In this case, the amount of doping of P('non), which is a group V element, into the SOG solution is 4 to 10 mol%.
この状態のまま、約１５０°Ｃでの溶媒離散工程、続い
て約４００°Ｃての縮合反応工程を行なっでＳＯＧ膜１
８を形成する。この場合の雰囲気は、窒素等の不活性雰
囲気中でよい。また、ＩｎＰ基板１０からのＰ原子の離
散は、このような低温では全く問題にならない。また、
この４００°Ｃ程度の温度では、縮合反応による熱重量
変化（減少）か起きる。この状態で、ＳＯＧ膜は、はぼ
重量変化を起こさなくなる。In this state, a solvent dispersion process at about 150°C, followed by a condensation reaction process at about 400°C are performed to form the SOG film.
form 8. The atmosphere in this case may be an inert atmosphere such as nitrogen. Further, the dispersion of P atoms from the InP substrate 10 does not pose any problem at such a low temperature. Also,
At this temperature of about 400°C, a thermogravimetric change (reduction) occurs due to a condensation reaction. In this state, the SOG film hardly changes in weight.
次に、ＩｎＰ基板１０へ注入されたイオンの活性化（ア
ニール）を目的としで、アニール・キャップとしてのＳ
ＯＧ膜１８が形成されでいるＩｎＰ基板１０に対し熱処
理を行なう。Next, for the purpose of activating (annealing) the ions implanted into the InP substrate 10, S is used as an annealing cap.
Heat treatment is performed on the InP substrate 10 on which the OG film 18 has been formed.
通常、このアニール処理は、７００″Ｃ程度の高温に昇
温しで１５分程度の時間たけ行なうのか好適である。ま
た、この熱処理工程により、注入イオンの活性化が行な
われ、活性化済みのイオン注入層２０を得ると共に、Ｓ
ＯＧ膜は通常のＰＳＧ膜と同等の′１貢を持った良好な
膜質のＳＯＧ絶縁膜２２となる。Normally, this annealing treatment is preferably carried out at a high temperature of about 700"C for about 15 minutes. Also, this heat treatment process activates the implanted ions, While obtaining the ion implantation layer 20, S
The OG film becomes an SOG insulating film 22 of good film quality and has a '1 contribution equivalent to that of a normal PSG film.
この発明は、上述したように、化合物半導体のデバイス
・プロセスにおける、注入イオンのアニール工程に利用
できる。また、上述し茫実施例で説明したＩｎＰ系のみ
ならす、ＧａＡｓ系、ＧａＳｂ系のデバイス・プロセス
にも応用可能である。その場合には、キャップ膜として
、ＧａＡｓ系ではＡＳを含んだＳＯＧ膜、また、ＧａＳ
ｂ系ではＳｂを含んだＳＯＧ膜を使用すればよい。As described above, the present invention can be used in an annealing process for implanted ions in a compound semiconductor device process. Furthermore, it is applicable not only to the InP-based device processes described in the above-mentioned embodiments, but also to GaAs-based and GaSb-based device processes. In that case, the cap film may be an SOG film containing AS in the case of GaAs, or a GaS
For the b-based film, an SOG film containing Sb may be used.
ざらに、このＳＯＧ膜は平坦化プロセスにも十分利用で
きるので、化合物半導体集積回路（ＩＣ，ＬＳＩ）の製
造にも、応用分野は過大なものとなる。In addition, since this SOG film can be fully used in the planarization process, the field of application is also excessive in the manufacture of compound semiconductor integrated circuits (IC, LSI).
（発明の効果）
上述した説明からも明らかなように、この発明の製造方
法によれば、以下に示すような種々の効果がある。(Effects of the Invention) As is clear from the above description, the manufacturing method of the present invention has various effects as shown below.
■アニール・キャップからのＶ族元素の供給か可能であ
る。■It is possible to supply group V elements from the annealing cap.
■ＳＯＧ膜中のＰ（１ノシ）含有量を制御することによ
り、基板のストイキオメトリを制御可能である。(2) By controlling the P content in the SOG film, the stoichiometry of the substrate can be controlled.
■アニール温度でのキャップ膜のクラック発生が、Ｐ（
リン）を含有することで防止される。■The occurrence of cracks in the cap film at the annealing temperature is
This can be prevented by containing phosphorus).
■スピシ・コート法のため、ＳＯＧ膜が基板表面の凹凸
に対してもムラ無くコートされる。- Because of the spicier coating method, the SOG film is coated evenly even on the irregularities of the substrate surface.
■熱処理後ＳＯＧ膜を除去せずに、絶縁膜として利用で
きる（キャップ膜の除去工程を削減できる）。- It can be used as an insulating film without removing the SOG film after heat treatment (removal process of cap film can be reduced).
■可燃性のＰ Ｈ３ガスを使用する危険性がない。■There is no danger of using flammable PH3 gas.
第１図（Ａ）〜（Ｄ）は、この発明の化合物半導体素子
の製造方法の説明に供する工程図である。
１０・・・ＩｎＰ基板
１２・・・（イオン注入用の）マスク
１４・・・注入イオン、 １６・・・イオン注入層
１８・・・ＳＯＧ膜（アニール・キャップ）２０・・・
活性化済みイオン注入層
２２・・・（ＳＯＧ）絶縁膜。FIGS. 1A to 1D are process diagrams for explaining the method for manufacturing a compound semiconductor device of the present invention. 10... InP substrate 12... Mask (for ion implantation) 14... Implanted ions, 16... Ion implantation layer 18... SOG film (anneal cap) 20...
Activated ion implantation layer 22... (SOG) insulating film.
Claims (4)
化合物半導体素子を製造するに当り、 基板にイオン注入層を形成する工程と、 該イオン注入層が形成された基板の上面にＶ族元素を含
有したＳＯＧ膜を被膜形成する工程と、該ＳＯＧ膜を有
する基板に対して、注入されたイオンの活性化のための
アニールを行なう工程とを含むことを特徴とする化合物
半導体素子の製造方法。(1) When manufacturing a III-V group compound semiconductor device by activating the ion implantation layer, there are two steps: forming the ion implantation layer on the substrate, and applying the ion implantation layer to the upper surface of the substrate on which the ion implantation layer is formed. A compound semiconductor device comprising the steps of: forming an SOG film containing a Group V element; and annealing a substrate having the SOG film to activate implanted ions. manufacturing method.
いて、前記基板をＩｎＰ系基板としたとき、前記Ｖ族元
素をリン（Ｐ）とすることを特徴とする化合物半導体素
子の製造方法。(2) The method for manufacturing a compound semiconductor device according to claim 1, wherein when the substrate is an InP-based substrate, the group V element is phosphorus (P).
いて、前記基板をＧａＡｓ系基板とするとき、前記Ｖ族
元素をヒ素（Ａｓ）とすることを特徴とする化合物半導
体素子の製造方法。(3) The method of manufacturing a compound semiconductor device according to claim 1, wherein when the substrate is a GaAs-based substrate, the group V element is arsenic (As).
いて、前記基板をＧａＳｂ系基板とするとき、前記Ｖ族
元素をアンチモン（Ｓｂ）とすることを特徴とする化合
物半導体素子の製造方法。(4) The method of manufacturing a compound semiconductor device according to claim 1, wherein when the substrate is a GaSb-based substrate, the group V element is antimony (Sb).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27341489A JPH03135016A (en) | 1989-10-20 | 1989-10-20 | Manufacture of compound semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27341489A JPH03135016A (en) | 1989-10-20 | 1989-10-20 | Manufacture of compound semiconductor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03135016A true JPH03135016A (en) | 1991-06-10 |
Family
ID=17527560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27341489A Pending JPH03135016A (en) | 1989-10-20 | 1989-10-20 | Manufacture of compound semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03135016A (en) |
-
1989
- 1989-10-20 JP JP27341489A patent/JPH03135016A/en active Pending
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