JPH03134712A - Programmable control - Google Patents
Programmable controlInfo
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- JPH03134712A JPH03134712A JP27272389A JP27272389A JPH03134712A JP H03134712 A JPH03134712 A JP H03134712A JP 27272389 A JP27272389 A JP 27272389A JP 27272389 A JP27272389 A JP 27272389A JP H03134712 A JPH03134712 A JP H03134712A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＰＵと通信部かモジュールとして互いに分
離されて相〃にバスで接続され、通信部に、ＣＰＵとの
間のデータ）交叉のための共有メモリを存するプログラ
マブルコントローラ（以Ｆ、ｐｃと略す）に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention is directed to a CPU and a communication unit that are separated from each other as modules and connected to each other via a bus, and that the communication unit transmits data (data) and The present invention relates to a programmable controller (hereinafter abbreviated as PC) having a shared memory for the purpose of the program.
第２図はこの種のｐｃの一般的な構成図、第３図は通信
モジュール３の従来例の構成図、第４図は共有メモリ５
のメモリマツプである。FIG. 2 is a general configuration diagram of this type of PC, FIG. 3 is a configuration diagram of a conventional example of the communication module 3, and FIG. 4 is a configuration diagram of a conventional example of the communication module 3.
This is the memory map of
ＣＰＵＩと各通信モジュール３は相互にバス２で接続さ
れている。各通信モジュール３には、ＭＰＵＩ １．Ｒ
ＯＭＩ ２．ＲＡＭＩ ３．通信部１４の他に、ＣＰＬ
ＩＩとの間のデータ授受のための共有メモリ１５（デュ
アルポートメモリ）と、この共有メモリ１５に対するＣ
ＰＵＩ側、通信部１４側からのアクセスの切替を行うバ
スドライバ１７、．１７２およびアービータ１６を含ん
でいる。The CPUI and each communication module 3 are connected to each other via a bus 2. Each communication module 3 includes an MPUI 1. R
OMI 2. RAMI 3. In addition to the communication department 14, CPL
A shared memory 15 (dual port memory) for exchanging data with II, and a C for this shared memory 15.
A bus driver 17, . 172 and arbiter 16.
ここで、共有メモリ１５は、第４図に示すように、コマ
ンド領域とレスポンス領域に分割されており、ＣＰＵＩ
と各通信モジュール３間のコマンド、レスポンスの授受
による相互のデータの授受は以下のシーケンスで行なわ
れる。Here, the shared memory 15 is divided into a command area and a response area, as shown in FIG.
Mutual data exchange between the communication module 3 and each communication module 3 by exchanging commands and responses is performed in the following sequence.
１）通信ポート１８からのデータ受信。1) Data reception from communication port 18.
（コマンド受信）
２）通信モジュール３による受信データの共有メモリ１
５への書込み。(Command reception) 2) Shared memory 1 of received data by communication module 3
Write to 5.
（コマンド書込みン ３）ＣＰＵＩによるコマンドの読出し。(Command writing 3) Reading commands using CPUI.
４）ＣＰＵＩのコマンド解析処理。4) CPUI command analysis processing.
５）ＣＰＵＩからのレスポンス書込み。5) Write response from CPUI.
６）通信モジュール３内部でのレスポンス受信割り込み
発生、または、レスポンス書込み完了制御コード検出に
よるレスポンス受信の認識。6) Recognition of response reception by occurrence of a response reception interrupt within the communication module 3 or by detection of response write completion control code.
７）通信モジュール３のレスポンス読出し。7) Read response from communication module 3.
８）通信ポート１８よりデータ送出。8) Send data from communication port 18.
（レスポンス返信）
（発明が解決しようとする課題）
上述した従来のＰＣでは、通信モジュールとＣＰＵ間の
通信は半２重であり、通信モジュールがコマンドを共有
メモリに書いている間はＣＰＵは共有メモリへの書込み
が禁止され、また逆にＣＰＵが共有メモリにレスポンス
を書いている間は通信モジュールの共有メモリへの書込
みが禁止される（この共有メモリの獲得と解放は第３図
に示すアービタ１６によりハードウェアで行われる）の
で、通信モジュールの外部通信インタフェースが全２重
の通信機能を有していても、ＣＰＵと通信モジュールの
データ授受に依存し半２重となる。通常、通信モジュー
ルは受信キューを持っており、受信コマンドをキューに
ためることができる。しかしながら、従来のＰＣでは先
着コマンドの処理中はキューから取り出すことはできな
い。(Response reply) (Problem to be solved by the invention) In the conventional PC described above, communication between the communication module and the CPU is half-duplex, and while the communication module is writing a command to the shared memory, the CPU is shared. Writing to the memory is prohibited, and conversely, writing to the communication module's shared memory is prohibited while the CPU is writing a response to the shared memory (this shared memory is acquired and released by the arbiter shown in Figure 3). 16), even if the external communication interface of the communication module has a full-duplex communication function, it becomes half-duplex depending on the data exchange between the CPU and the communication module. Typically, a communication module has a receive queue and can store received commands in the queue. However, in conventional PCs, it is not possible to take out a first-arrival command from the queue while it is being processed.
更に、ＣＰＵは共有メモリの解放が通信モジュールより
なされた直後であっても、その処理が第５図の流れ図の
ように行なわれるためコマンドの受信が次スキャンまで
行なわれないケースが発生しつる。Furthermore, even after the shared memory is released by the communication module, the CPU may not receive commands until the next scan because the process is performed as shown in the flowchart of FIG.
本発明の目的は、このような通信処理のスルーブツトの
低下がなく、高速な応答が可能なｐｃを提供することで
ある。An object of the present invention is to provide a PC that is capable of high-speed response without reducing the throughput of communication processing.
本発明のＰＣは、共有メモリが２布設けられ、共有メモ
リの切替えを行う手段を有する。The PC of the present invention is provided with two shared memories and has means for switching between the shared memories.
したがって、ＣＰＵと通信モジュール間のデータ授受が
全２重で行なえ、かつＣＰＵ側のコマンド読出しおよび
レスポンス書込みのスキャン遅れがなくなり、高スルー
ブツトを得ることが可能となる。Therefore, data transmission and reception between the CPU and the communication module can be performed in full duplex mode, and there is no scan delay in command reading and response writing on the CPU side, making it possible to obtain high throughput.
（実施例）
次に、本発明の実施例について図面を参照して説明する
。(Example) Next, an example of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例のｐｃを構成する通信モジュ
ールの構成図である。FIG. 1 is a block diagram of a communication module that constitutes a PC according to an embodiment of the present invention.
本実施例では、通信モジュールに共有メモリが１５、．
１５２と２布設けられ、これに伴ないバスドライバ１７
３，１７４が追加されている。ここで、アービタ１６は
共有メモリ１５．．１５２の一方を獲得した場合、他方
を解放するようにバスドライバ１７．％１７４を制御す
る。共有メモリ１５．．１５２は共に第４図に示すよう
に従来と同様にコマンド領域とレスポンス領域とに分け
られている。In this embodiment, the communication module has 15 shared memories, .
152 and 2 cloths are provided, and along with this, a bus driver 17
3,174 have been added. Here, the arbiter 16 uses the shared memory 15. ．． 152, the bus driver 17.152 releases the other one. Control %174. Shared memory 15. ．． 152, as shown in FIG. 4, is divided into a command area and a response area, as in the prior art.
次に、本実施例におけるＣＰＵ １と通信モジュール３
間のデータ授受について説明する。Next, the CPU 1 and the communication module 3 in this embodiment
We will explain the data transfer between.
１）通信モジュール３による共有メモリ１５、の獲得と
共有メモリ１５２の解放。1) Acquisition of shared memory 15 by communication module 3 and release of shared memory 152.
２）通信ボート１８からのデータ受信。2) Data reception from communication boat 18.
（コマンド受信）
３）通信モジュール３による受信データの共存メモリ１
５１への書込み。(Command reception) 3) Coexistence memory 1 of received data by communication module 3
Write to 51.
（コマンド書込み）
４）通信モジュール３による共有メモリ１５、の解放と
共有メモリ１５２の獲得。(Command writing) 4) Release of the shared memory 15 and acquisition of the shared memory 152 by the communication module 3.
５）ＣＰＵ １による共有メモリ１５．上のコマンドの
読出し。通信モジュール３内部でコマンド送信完了割り
込み１９の発生。5) Shared memory by CPU 115. Read the above command. A command transmission completion interrupt 19 occurs inside the communication module 3.
６）ＣＰＵ ｌのコマンド解析処理。6) Command analysis processing by CPU l.
７）ＣＰＵＩからの共有メモリ１５１上へのレスポンス
書込み。7) Writing a response onto the shared memory 151 from the CPUI.
８）通信モジュール３内部でのレスポンス受信割り込み
２０の発生。8) Occurrence of response reception interrupt 20 inside communication module 3.
９）通信モジュール３による共有メモリ１５□の獲得と
共存メモリ１５２の解放。9) Acquisition of shared memory 15□ by communication module 3 and release of coexisting memory 152.
１０）通信モジュール３による共有メモリ１５１上のレ
スポンス読出し。10) Reading the response from the shared memory 151 by the communication module 3.
１１）通信モジュール３による共有メモリ１５、の解放
と共有メモリ１５２の獲得。11) Release of shared memory 15 and acquisition of shared memory 152 by communication module 3.
１２）通信ポート１８よりデータ送出。12) Send data from communication port 18.
（レスポンス返信）
次に、通信モジュール３が複数のコマンドを受信し、Ｃ
ＰＵＩに連続して処理を依頼する場合のシーケンスを示
す。(Response reply) Next, the communication module 3 receives multiple commands, and C
The sequence when continuously requesting the PUI to perform processing is shown.
１）通信モジュール３による共有メモリ１５、の獲得と
共有メモリ１５２の解放。1) Acquisition of shared memory 15 by communication module 3 and release of shared memory 152.
２）通（ｇポート１８からのデータ受イ言。2) Communication (data reception from g port 18).
（コマンド受信）
３）通信モジュール３による受信データの共有メモリ１
５．への書込み。(Command reception) 3) Shared memory 1 of received data by communication module 3
5. writing to.
４）通信モジュール３による共有メモリ１５、の解放と
共存メモリ１５２の獲得。4) Release of the shared memory 15 and acquisition of the coexisting memory 152 by the communication module 3.
５）ＣＰＵＩによる共有メモリ１５．上のコマンドの読
出し。通信モジュール３内部でコマンド送信完了割り込
み１９の発生。通信モジュール３による次コマンドの共
有メモリ１５２への書込み。5) Shared memory by CPUI15. Read the above command. A command transmission completion interrupt 19 occurs inside the communication module 3. Writing the next command to the shared memory 152 by the communication module 3.
６）ＣＰＵＩのコマンド解析処理。6) CPUI command analysis processing.
７）ＣＰＵＩからの共有メモリ１５１上へのレスポンス
書込み。7) Writing a response onto the shared memory 151 from the CPUI.
８）通信モジュール３内部でのレスポンス受信割り込み
２０の発生。8) Occurrence of response reception interrupt 20 inside communication module 3.
９）通信モジュール３による共有メモリ１５、の獲得と
共有メモリ１５２の解放。9) Acquisition of shared memory 15 by communication module 3 and release of shared memory 152.
１０）通信モジュール３による共有メモリ１５Ｉ上のレ
スポンス読出し。ＣＰＬＩＩによる共有メモリ１５２上
のコマンド読出し。通信モジュール３内部でコマンド送
信完了割り込み１９の発生。10) Reading of the response from the shared memory 15I by the communication module 3. Command reading on shared memory 152 by CPLII. A command transmission completion interrupt 19 occurs inside the communication module 3.
１１ ） ＣＰＵ １のコマンド解析処理。11) CPU 1 command analysis processing.
１２）ＣＰＵＩからの共有メモリ１５．トへのレスポン
ス書込み。12) Shared memory from CPUI 15. Write response to.
１３）通信モジュール３内部でのレスポンス受信割り込
み２０の発生。13) Occurrence of response reception interrupt 20 inside communication module 3.
１４）通信モジュール３による共有メモリ１５？の解放
と共有メモリ１５．の獲得。14) Shared memory 15 by communication module 3? Freeing and shared memory 15. Acquisition of.
１５）通信ポート１８よりデータ送出。15) Send data from communication port 18.
くレスポンス返信）
これにより、ＣＰＵ １と通信モジュール３間で共有メ
モリのアクセスの競合がなくなり、相互のデータ授受が
効率よく行なわれる。(response reply) Thereby, there is no contention in accessing the shared memory between the CPU 1 and the communication module 3, and mutual data exchange is performed efficiently.
（発明の効果）
以上説明したように本発明は、通信モジュールの共有メ
モリを２面にすることにより、ＣＰＵと通信モジュール
の共有メモリのアクセスの競合をなくし相互のデータ授
受を全２＠、かつＣＰＵによる処理のスキャン遅れを最
小にすることか可能となり、通信効率が向上する効果が
ある。(Effects of the Invention) As explained above, the present invention eliminates contention in accessing the shared memory between the CPU and the communication module by making the shared memory of the communication module two-sided. This makes it possible to minimize scan delays in processing by the CPU, which has the effect of improving communication efficiency.
第１図は本発明の一実施例のＰＣを構成する通信モジュ
ールの構成図、第２図はＰＣの概略構成図、第３図は従
来のｐｃの通信モジュールの構成図、第４図は共有メモ
リ１５，１５．．１５．の構成図、第５図はＣＰＵＩの
処理を示す流れ図である。
１・・・ＣＰＵ、 ２・・・システムバス、
３・・・通信モジュール、
１１ ・−Ｍ Ｐ Ｕ 、 １２
・・−ＲＯＭ。
１３・・・ＲＡＭ、 １４・・・通信部、１５、
．１５２−・・共有メモリ、
１６・・・アービタ、
１７１〜１７４・・・バスドライバ、
１８・・・通信ポート、
１９・・・コマンド送信完γ割り込み、２０・・・レス
ポンス受信割り込み。Fig. 1 is a block diagram of a communication module that constitutes a PC according to an embodiment of the present invention, Fig. 2 is a schematic block diagram of a PC, Fig. 3 is a block diagram of a communication module of a conventional PC, and Fig. 4 is a shared Memory 15, 15. ．． 15. FIG. 5 is a flowchart showing the processing of the CPUI. 1...CPU, 2...System bus,
3... Communication module, 11 -MPU, 12
...-ROM. 13...RAM, 14...Communication department, 15,
．． 152--Shared memory, 16--Arbiter, 171-174--Bus driver, 18--Communication port, 19--Command transmission completion gamma interrupt, 20--Response reception interrupt.
Claims (1)
て相互にバスで接続され、通信部に、ＣＰＵとの間のデ
ータ授受のための共有メモリを有するプログラマブルコ
ントローラにおいて、前記共有メモリが２面設けられ、
共有メモリの切替えを行う手段を有することを特徴とす
るプログラマブルコントローラ。1. A programmable controller in which a CPU and a communication section are separated from each other as modules and connected to each other via a bus, and the communication section has a shared memory for exchanging data with the CPU, and the shared memory is provided on two sides. ,
A programmable controller characterized by having means for switching shared memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27272389A JPH03134712A (en) | 1989-10-19 | 1989-10-19 | Programmable control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27272389A JPH03134712A (en) | 1989-10-19 | 1989-10-19 | Programmable control |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03134712A true JPH03134712A (en) | 1991-06-07 |
Family
ID=17517885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27272389A Pending JPH03134712A (en) | 1989-10-19 | 1989-10-19 | Programmable control |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03134712A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6308244B1 (en) | 1993-02-26 | 2001-10-23 | Mitsubishi Denki Kabushiki Kaisha | Information processing apparatus with improved multiple memory access and control |
| WO2011125178A1 (en) * | 2010-04-06 | 2011-10-13 | 三菱電機株式会社 | Control system, control device and control method |
-
1989
- 1989-10-19 JP JP27272389A patent/JPH03134712A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6308244B1 (en) | 1993-02-26 | 2001-10-23 | Mitsubishi Denki Kabushiki Kaisha | Information processing apparatus with improved multiple memory access and control |
| WO2011125178A1 (en) * | 2010-04-06 | 2011-10-13 | 三菱電機株式会社 | Control system, control device and control method |
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