JPH0312789A - 連想回路網 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は神経回路網の分野に関するものであり、とくに
、パターン一致およびハミング距離計算に有用な神経回
路網に関するものである。

〔従来の技術と発明が解決すべき課題〕過去数年にわた
って、アナログ神経回路網および連想メモリの分野にお
いて研究に従事している電子工学の研究者たちは、人の
脳により行われる論理を真似ようとしてきた。学習（た
とえばプログラミングモード）と意思決定（たとえば、
認識、連想メモリ等）を行う回路モデルが提案されてい
る。

実行において神経回路網がとくに有用である１つの種類
の作業は認識作業である。すなわち、ブタを分析し、ど
の特徴が存在するかを識別するために神経回路網を利用
できる。これにはテンフレートと予測される特徴をデー
タに一致させること、および最適な一致を見出すことが
含まれる。

パターン一致プログラムにおいては、格納されている同
じパターンが同じ計算を用いて種々の入力パターンと繰
返えし比較される。それから、パターンの間の相対的な
一致の各種の基準を計算できる。

２つの２進パターンの間の１つの基準が「ハミング距離
」と呼ばれる。（この明細書においては、２進パターン
すなわち２進ベクトルを一連の１と０すなわちビットと
定義する。ビット列に意味がある。）数学的には、２つ
のパターンの間のハミング距離は、対応するビット位置
にある２つのパターンにおいて異なるビットの数である
。もちろん、ハミング距離が何らかの実際の意味を持つ
ためには両方のパターンは同じビット数を持たなければ
ならない。というのは、両方のパターンが同じビット数
であれば、ビット位置の間で１対１の対応があるからで
ある。神経回路網においてパターン一致を行う際に有用
である半導体セルが、１９８９年３月１７日　に出願さ
れ、本発明の譲受人へ譲渡された１エクスクル−ジブ−
オア・セル−フォー春パターン会マツチング拳エンフ′
ロイング・フローティング・ゲート・デバイセズ（ＥＸ
ＣＬＵＳＩＶＥ−ＯＲＣｅ１ｌ　Ｆｏｒ　Ｐａｔｔｅｒ
ｎ　Ｍａｔｃｈｉｎｇ　Ｅｍｐｌｏｙｉｎｇ　Ｆｌｏａ
ｔｉｎｇ　Ｇａｔｅ　Ｄｅｖｉｃｅｓ）　Ｊという名称
の未決の米国特許出願筒３２５．３８０号に開示されて
いる。

大きな神経回路網をＶＬＳ　Ｉアーキテクチャで実現す
るには、より小型の回路構成では通常は起らないいくつ
かの技術的問題が生ずる。たとえば、通常のメモリ製品
においては、読出しサイクル中にはアレイの一部（特定
のアドレスに対応するもの、すなわち、出力ビット当り
１個のセル）だけが動作する。いいかえると、出力の性
質は完全にデジタルであって、アレイ内の各セルの出力
電流の和には依存しない。これとは逆に、神経回路網は
全てのアレイ中の全てのセルを同時に活動状態にして大
きな全出力電流を供給できることもある。

上記出願に記載されているように、各神経回路網一致セ
ル（たとえば、排他的オアセル）は、典型的には１本ま
たは複数の列線に沿ってアナログ状に加え合わされる電
流を発生できる。それらの列線は非常に大きい電流（多
くのセルまたは全てのセルが電流に寄与している状況）
はもちろん、非常に小さい電流（どのセルも電流に寄与
しない７）を取扱うことができねばならない。

非常に大きい動電流は、アレイ内で列線を製造するため
に用いられている金属のエレクトロマイグレーションを
ひき起すことがある。エレクトロマイグレーションは信
頼性型の障害物な原因である。電流加算線に沿う読出し
電流を減少させることを試みたとすると、信号干渉（す
なわちノイズ）が計算確度を低下させることがある。活
動状態にあるどのセルでも全列電流に寄与することがで
きる。電流の量は、加えられる入力ベクトルはもちろん
、プログラミング（すなわち学習）にももちろん依存す
る。

大きなアレイでは各加算線に比較的大きい電流が流れる
ことがあるから、抵抗電圧降下とエレクトロマイグレー
ションが非常に大きい神経回路網アレイに対して重大な
問題をひき起す。（前者は計算確度を低下させる信号干
渉を生じ、後者は信頼性の問題をひき起す。） 本発明は、新規な神経回路網アーキテクチャを使用する
ことによシそれらの問題を解決するものであることがわ
かるであろう。゛本発明によれば、神経回路網はいくつ
かのよシ小さいブロックに分割される。各ブロックは、
上記未決の米国特許出願に記載されているようなパター
ン一致セルのアレイを有する。セルは１本または複数の
局部電流加算線に沿う列に配置される。それらの線は、
各セルからの電流寄与を一緒に加え合わせて、ブロック
へ加えられた２進入力パターンと、アレイのセルに格納
されている２進重みパターンの間の相対的な一致の測定
値を生ずる手段を提供するものである。

また、ブロック内の各列線は特殊な結合回路網を介して
全体的な加算線へ結合される。全体的な加算線は関連す
る局部列電流を加え合わせて、複数のブロックに対する
ハミング距離の測定値を生ずる。この明細書で述べるア
ーキテクチャの種類はアレイガブロック化され、平準化
された加算スキーム（ＬＳＢＡ）と呼ばれ、大きな神経
回路網を実現する問題に対する優雅な解決策を提供する
ものである。

本発明に関連するものと信ぜられる、発明者が知ってい
る別の従来技術は、米国特許第４，７６０，４３７号、
第４，６６０，１６６号、第４，７８２，４６０号、第
４．７７３，０２４号、第４，８０２，１０３号と、　
アイイーイーイー、ジャーナルΦオプ・ンリッド・ステ
ート・サーキツツ（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　
５ｏｌｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　）　２４
巻、１号、１９８９年２月、２８〜３４ページ所載のク
ラーク（Ｃ１ａｒｋ）　　他による［ア・パイブライン
ド・アンーシアテイフ・メモリーイブルメンテツド・イ
ン・ブイエルニスアイ（Ａ　Ｐｉｐｅｌｉｎｅｄ　Ａｓ
５ｏｃｉａｔｉｖｅ　Ｍｅｍｏｒｙ　Ｉｍｐｌｅｍｅｎ
ｔｅｄ　Ｉｎ　ＶＬＳＩ）Ｊを含む。

〔課題を解決するための手段〕

本発明によれば、複数の回路ブロックを備え、各ブロッ
ク自体は、加えられる入力パターンと格納されている重
みパターンの間の相対的な一致を計算するアレイを形成
するように配置された複数の半導体セルを含む連想回路
網が得られる。

新規な回路網アーキテクチャの動作においては、半導体
セルは、各ブロック内に配置される複数の局部加算線へ
電流を供給できる。それらの局部加算線はセルからの個
々の電流寄与を加え合わせるために用いられる。ブロッ
ク内を流れる個々の局部列電流の和を表す全電流は、２
つのパターンの間の一致に直接対応する。

また、回路網内の各ブロックは関連する複数の全体的な
加算線に沿って一緒に結合される。全体的な加算線は結
合装置を介して関連する１本の局部加算線へ結合される
。結合装置により、いくつかのブロックに関連する各局
部列線からの電流を、個々の全体的な加算線に沿って加
え合わせることができるようにされる。得られる集めら
れた全体的な電流は、全ての入力パターンと、全体の回
路網に対する格納された全ての重みとの間の全体的な一
致に対応する。

好適な実施例においては、回路網内の各ブロックに重み
を割当てることができるように、各結合装置を制御でき
る。いいかえると、局部加算線と全体的な加算線の間の
接続の強さをブロックごとに動的に変更することにより
、−船釣に計算過程はもちろん、全体的な電流の大きさ
を正確に制御できる。

この明細書においてはアレイがブロックに分けられ、平
準化された加算スキーム（ＬＳＢＡ）を用いる神経回路
網について説明する。以下の説明においては、本発明を
完全に理解できるようにするために、特定のセル構造、
回路構成等のような特定の詳細を数多く述べる。しかし
、本発明はそのような詳細なしに実施できることが当業
者には明らかであろう。他の場合には、本発明を不必要
にあいまいにしないようにするために、周知の回路につ
いては詳しく説明しない。

〔実施例〕

第１Ａ図と第１Ｂ図を参照する。これらの図には本発明
のＬＳＢＡアーキテクチャが示されている。神経回路網
１８は、ブロック１５のようなアレイブロックの二次元
マトリックスを含む。各ブロックには、入力電圧ベクト
ルを排他的オアセル１４のようなパターン一致半導体セ
ルのアレイへ結合するための複数の入力線が組合わされ
る。与えられたブロック内の個々のセルは、入力ベクト
ルパターンのビットと格納されている重みパターンのビ
ットとの間の相対的な一致を計算する。

セル１４は一対の浮動ゲート装置を含むことが好ましい
。それらの浮動ゲート装置のドレインが局部加算線（た
とえば第１Ａ図の加算線Ｌ２０　）へ結合され、ンース
が接地される。セル１４の動作とプログラミングが、出
願人の未決の米国特許出願筒３２５，３８０号に詳しく
説明されている（従来の技術の項を参照されたい）。線
ｉｏ、ｏとｉｏ、。

に存在する電圧と、装置の内部状態（たとえば、プログ
ラムされている、または消去されている）とに応じて、
セル１４はブロック１５内の局部加算線３９を流れる電
流■１に寄与できる。各局部加算線を流れる電流ＩＬは
、その線に関連する排他的オアセルからの個々の電流の
寄与の和に依存する。

ブロック１５の中には回路網１２のような複数の結合回
路網もある。その結合回路網は個々の局部加算線（たと
えばＬ２Ｇ　）を回路網１８内の関連する全体加算線（
たとえばＧ２）へ結合する。結合回路網１２はそれぞれ
［結合されたＪ　、ｌ−ｖ　ＲＥＦ　２Ｊ　ｓ「直接」
と記されている線２６，２７．２８も含む。それらの線
は個々のブロックを、回路網１８を流れる全体電流（た
とえば■。）への個々のブロックの相対的な寄与に関し
て制御する。本発明のこの面については後で詳しく説明
する。

電流Ｉ。は、回路網１８内のいくつかのブロックの間の
全体的な加算線に関連する局部動電流の和を表す。たと
えば、第１Ａ図と第１Ｂ図におい“て、線３２（すなわ
ちＧ２）は線Ｌ２０　、　Ｌ２１　、　”’Ｌ２Ｎを流
れる電流を加え合わせる。

回路網１８内の各局部加算線には別々の結合回路網１２
が組合わされる。全ての全体加算線Ｇ。

〜Ｇｋについての全電流は、回路網１８全体に対して、
入力ベクトル’ｊ＋にと格納されている重みパターン（
格納されている重みパターンは個々のセルの浮動ゲート
にプログラムされている）の間のハミング距離に対応す
る。後で詳しく説明するように、本発明の１つの重要な
特徴は、ブロックの重みを動的に変更すること、および
ノｈミンク距離をブロックごとに測定することができる
ことである。

次に、排他的オアセルと、全体加算線３２と、局部加算
線３９とともに結合回路網１２が示されている第２図を
参照する。浮動ゲートトランジスタ３７．３８は、局部
加算線３９へ結合される排他的オアセルを有する。それ
らの装置は、絶縁体（たとえば二酸化シリコン）により
完全に囲まれたポリシリコン浮動ゲートを用いることが
最もしばしばある。電子なだれ注入、チャネル注入、ト
ンネル効果等のような種々のメカニズムによって電荷は
それらの浮動ゲートへ送られる。浮動ゲートの電荷は装
置における導電度に影響を及ぼす。

導電度があるレベル以上であれば、装置は１つの２進状
態へプログラムされたとみなされる。導電度が別のレベ
ル以下であれば、装置は別の２進状態へプログラムされ
たと見なされる。

第２図において、装置３７．３８のドレインが局部加算
線３９へ結合され、ンースは接地されたままである。装
置３７の制御ゲートは、ｉＪ＋にと記されている電圧入
力線３４へ直結される。浮動ゲート装置３８の制御ゲー
トが電圧入力線１　ｊ、に３５へ同様に結合される。

１つの浮動ゲート装置を所定のレベルへプログラミング
（すなわち充電）し、他の装置を消去（すなわち電荷を
除く）することにより、第２図の排他的オアセルにデジ
タル重みパターンが格納される。格納されている重みパ
ターンと印加される入力電圧に応じて、排他的オアセル
内の浮動ゲート装置の１つが電流を流すことができる。

入力ベクトルと格納されている重みパターンが一致する
ことが検出された時に、一般に電流が流れる。装置３７
または３８が導通状態になると、線３９を流れる全電流
ＩＬに電流が寄与する。線３９へ結合されている排他的
オアセルの１つおきのセルが電流を流すと、全電流工、
は大きい。−万、線３９へ結合されている排他的オアセ
ルのいずれも電流を流していないとすると、全体的加算
線電流工。

は非常に小さい（読出しバイアス電流だけに等しい）。

回路網１８の読出し動作中に、１つまたは複数のブロッ
クの一致、またはハミング距離、を計算するためにそれ
らのブロックが標本化される。このプロセスは、局部加
算線を流れている電流を全体的な加算線に結合して、全
体的な電流Ｉ。を生ずることを含む。その電流工。は、
その全体的な加算線へ電流を寄与する各ブロックに関連
する２進パターンの間の一致に対応する。回路網には、
局部加算線の各列に関連する全体的な加算線があること
に注目されたい。各ブロックは１本または複数の局部加
算線を有することがあるから、全体的な加算線の数は、
回路網１８内に配置されている列の数に常に等しい。列
を１列だけ有し、したかってその列に関連する局部加算
線と全体加算線を１本ずつ有するブロックを設けること
が可能である。

第２図において、局部加算線３９を全体加算線３２へ結
合する結合回路網は電界効果装置２０〜２４を含む。そ
れらのトランジスタは付加制御特徴を有する標準電流ミ
ラーを含む。好適な実施例においては、電界効果トラン
ジスタ２０と２１は、相補金稿−酸化物−半導体（ＣＭ
Ｏ８）法を用いて製造された通常のｐチャネル装置であ
る。トランジスタ２０．２１のソースはＶｃｃ　（すな
わち電源電位）へ結合され、ゲートは線３０を介してト
ランジスタ２０のドレインへ一緒に結合される。

電流ミラーの動作に従って、トランジスタ２１を流れる
電流はトランジスタ２０を流れる電流の直接関数である
。いいかえると、装置２１を流れる電流は電流■、に直
接関係づけられる。「結合された」と記されている線２
６が高い電位へ上昇させられると、トランジスタ２２は
トランジスタ２１を電流が流れるようにして、線３２を
流れる全電流工。に寄与させる。読出し動作中は線２６
は通常は高い電位にある。したがって、結合回路網１２
の電流ミラーを用いることにより、局部加算電流が関連
する全体的な加算線電流に寄与できるようにされる。

トランジスタ２１を流れる電流の実際の大きさ、したが
って全体の電流工。に寄与する電流はトランジスタ２０
と２１の寸法比の関数であることを理解すべきである。

第２図にはトランジスタ２１は１より大きい寸法ＩＫＪ
で示され、トランジスタ２１は寸法「１」で示されてい
る。このことは、局部加算線電流■１が全体的加算線３
２へ結合された時に、局部加算線電流ＩＬが係数にだけ
減少させられることを意味する。したがって、トランジ
スタの寸法比にはブロックに「重みをつけることができ
る」１つの方法である。したがって、これは電流■。の
大きさを妥当な範囲で減少させる１つの手段である。

また、浮動ゲート装置によりプログラムされ、あるいは
ランダムアクセスメモリ（ＲＡＭ）や類似の電荷保持装
置を介して動的に適応させられる、ハードウェアによっ
てＫの極性と大きさを予め定めることができることを理
解すべきである。

ブロックの重みを制御する別のやり方は、電界効果トラ
ンジスタ２３を基準電圧線（ｖＲＥＦＩ）　２７ととも
に基本電流ミラーに付加することである。

基準電圧線２７は電界効果トランジスタ２３のゲートへ
結合される。電界効果トランジスタ２３は通常のｎチャ
ネルＣＭＯＳトランジスタとすることが好ましい。基準
電圧線２γにおける電位が高くなると、トランジスタ２
３はより自由に導通することによって回路点３１におけ
る電位を上昇させる。そうすると線３９を流れる電流工
、も増大させられる。したがって、電流工、の大きさは
基準電位ｖＲＥＦＩ　の大きさに直接関係づけられ、電
位ＶＲＥＦＩ　　の制御はブロックの重みを調整する別
の方法である。種々のブロックの基準電位を選択的に上
昇または降下させることにより、個々のブロックまたは
ブロック群についてパターンの一致を計算できる。

たとえば、入力２進パターンとブロック１５（他の全て
の重みを無視して）に格納されている重みの一致を計算
することを望んだとすると、電圧基準線ＶＲＥＦ２　が
高い電位へ上昇させられると同時に、他の全てのブロッ
クに対する電圧基準線を接地し、または比較的低い電位
にする。ブロックに関連する電圧基準線を接地するとそ
のブロックはターンオフさせられる。そうすると、計算
中のブロックの列に関連する全体的な電流加算線への局
部電流のどのような寄与も阻止される。

１次データ、２次データ等というような等級をつけられ
た入力の神経計算のためには同一でないブロックの重み
も有用である。ＬＳ　ＢＡアーキテクチャを用いるとブ
ロック重みを動的に適応でき、アレイ中の内部セル（た
とえば排他的オアセル）静止またはほぼ静止の状態に保
たれる。この特徴は、入力データの重要な部分が局限さ
れて、動的に動く応用において有用なことがある。

たとえば、ブロック重みを一正または負の関数として−
それの入力または他のブロックの入力の平均強さを追従
するようにできる。更に、ブロック重みの極性を制御で
きるようにすることにより、ベクトル（入力ベクトルと
列に格納されている状態ベクトル）の内積の加算または
減算のような、ブロック間計算を局部的に行うことがで
きる。この特徴は、マイクロプロセッサ制御神経回路網
、すなわち、マイクロプロセッサにより制御されるブロ
ック重みおよび入／出力路、を含む用途に有用なことが
ある。

実時間ダイナミック重み応用のために、ランダムアクセ
スメモリ（ＲＡＭ）またはその他の一時的電荷蓄積装置
を、第１Ａ図と第１Ｂ図の排他的オアセルの代りに利用
できる。しかし、２進の性質（たとえばＲＡＭ）または
それらの装置に関連する有限蓄積時間のために、それら
の装置の応用は限られる。浮動ゲート装置に関連するプ
ログラム時間と消去時間（プログラム状態の検査時間を
含めて）が通常長いために、動的重み応用にそれらの浮
動ゲート装置（トランジスタ２３とＶＲＥＦによる結合
回路網の制御はない）を使用することは、低速の用途に
限られる。本発明のＬＢＳＡアーキテクチャにより、各
内部セルの重みが静止している間にブロック重みを動的
に変えることができるという、動的ブロック重み性能が
得られる。たしかに、上記のようにしてブロック重みを
変えることは、ブロック内の浮動ゲートセルのプログラ
ミング状態を順次変えることよりもはるかに速い。

トランジスタ３７と３８の浮動ゲート部材の再充電と放
電は次のようにして行われる。再び第２図を参照して、
トランジスタ３γをプログラムするために、それのドレ
インへ接続されている線３９と、それの制御ゲートへ接
続されている線３４が約１２ボルトの高い正のプログラ
ミング電位へ引きあげられる。線３９における電圧はト
ランジスタ２４と、「直接」と記されている線２８と、
全体的な加算線３２とを用いて制御される。線２８にお
ける電位を上昇させることにより、電界効果トランジス
タ２４は自由に導通して、線３２に存在する電位を線３
９へ移せるようにする。回路網１８の外部端子から線３
２を自由にアクセスできるから、アレイの内部セルのプ
ログラミングを容易にする手段としてそれを容易に用い
られる。読出し動作中は、トランジスタ２４が導通しな
いように線２８は低い電位にある。

上記の条件の下においては、トランジスタ３γの制御ゲ
ートに存在する高い正電圧が電子を、そのトランジスタ
のドレイン近くの薄い酸化物をトンネル効果で突き抜け
させる。それらの電子は浮動ゲートにより捕えられる。

そのためにそれの（プログラミング）しきい値が高くさ
れる。線３４へ接続されている制御ゲートをアース電位
またはそれに近い電圧にすることにより、トランジスタ
２５の浮動ゲートにある電子は除去される。そうすると
トランジスタ３Ｔのドレインは、上記のように線３９に
おける電位を上昇させることにより、高い電圧にされる
。トランジスタ３７のドレインへ高いバイアスを加え、
それの制御ゲートを接地すると、電子が浮動ゲートから
ドレインへトンネル動量により突き抜けることにより、
トランジスタ３７の（消去）しきい値を低くする。

神経回路網１８の場合には、ブロックの寸法と、入力お
よび出力の数とは読出し電流、金属のエレクトロマイグ
レーション、チップアーキテクチャ、物理的設計等を考
慮して決定される。前記のように、大きなアレイの場合
にはセルの読出し電流をできるだけ小さくすることがし
ばしば望ましい。

読出し電流の下限は、信号の分解能、洩れ、ノイズ、オ
フセット、各パターン一致セル、スなワチ排他的オアセ
ル、における物理的装置パラメータの分布を考慮して決
定される。ＥＰＲＯＭ／ＥＥＰＲＯＭをベースとするア
レイの場合には、読出し電流の制御は利用できる電圧基
準源と読出しドレインバイアス回路によっても制御され
る。たとえば、ダイオード電圧降下の変化またはＭＯＳ
　　Ｌきい値電圧降下の変化は、温度、電源変動、プロ
セス等に応じて起ることがある。

第２図の参照を続けて、トランジスタ２０と２１だけを
用いて結合回路網１２の電流ミラーを実現できることが
明らかである。いいかえると、電流ミラーの本来的な機
能にはトランジスタ２２゜２３．２４は重要ではなく、
ある用途ではなくすことができる。必要があれば、確度
を高くするために、ウィルソン電流ミラーのようなより
高度の電流ミラーを使用できる。もちろん、トランジス
タ２３と、それに関連するＶ□Ｆ１線が除去されるもの
とすると、ブロックに対するある制御が失われて、寄生
プログラミング効果が重大となることがある。ＶＲＥＦ
Ｉ　　はトランジスタ寸法比にとともにブロック重みを
提供することを思い出されたい。第２図において、Ｋは
固定された値であるが、７１月　はダイナミックブロッ
ク重み用途では可変である。

第３図は結合回路網１２の別の実施例を示す。

第３図の回路は、電界効果トランジスタ２３の制御ゲー
トが増幅器４１の出力端子へ結合されることを除き、あ
らゆる面で第２図の回路と同じである。増幅器４１は通
常の差動増幅器であって、数多くの回路構成で実現でき
る。増幅器４１の負入力端子はｖＲＥＦ線２γへ結合さ
れる。通常は、線２７は全ブロックを横切って延びて、
各結合回路網を第３図に示すようにして接続する。

動作時には、ＶＲＥＦ線２７が線３９に存在する電圧よ
り上昇させられると、増幅器４１は負入力電圧、すなわ
ち線３９における電圧、をそれの正入力端子における入
力電圧と同じレベルへ駆動しようとして、それの出力電
圧を上昇させる。第３図の別の実施例は、第２図の結合
回路網と比較して、ブロック重みを一層正確に制御でき
るので有利である。

第２図を参照して説明したように、トランジスタ２２を
使用せず、トランジスタ２１のソースを全体的な加算線
３２へ直結できる。しかし、洩れ検出回路は、結合回路
網１２にトランジスタ２２を含んでいることによる利益
をこうむる。

第２図と第３図において、トランジスタ２２が「オン」
で、トランジスタ２４が「オフ」の時は、結合回路網１
２は読出し動作に採用できる電流ミラーとして動作する
。トランジスタ２２と２４が「オフ」の時は結合回路網
は切離され、ブロックは全体的な加算線３２への電流の
寄与を禁止される。もちろん、電流ミラーを動作不能に
する別のやり方は、与えられた任意のブロックに対して
Ｖ□Ｆ線２７を接地することである。トランジスタ２４
が「オン」状態にある時は、トランジスタ２２の状態と
は無関係に、全体的な加算線２２は局部加算線３９へ直
結される。アレイの排他的オアセルをプログラオングす
る時には線２２と３９の直結はとくに有用である。

次に、結合回路網１２の別の実施例が示されている第４
図を参照する。第４図の回路は付加局部接地線４２　（
ＬＧＮＤ　）を含む。この接地線は、各排他的オアセル
に対する浮動ゲート装置のソースをｎチャネル電界効果
トランジスタ４６．４３のドレインへ結合する。第４図
の結合回路網の動作は次の通りである。

読出し動作中は線２７に存在する電圧基準ｖＲＥＦは高
いバイアス電位へ上昇させられる。そうすると増幅器４
１が動作させられてトランジスタ２３をターンオンする
ことにより、電流ミラーを起動させる。トランジスタ４
３のゲートとｐチャネルトランジスタ４４のゲートへ結
合されている消去線４Ｔは高い正の電位へ上昇させられ
る。そうするとトランジスタ４４と４３がそれぞれター
ンオフ、ターンオンされるために、線４２にあるアース
電位がアレイへ接続される。ｐチャネルトランジスタ５
２のゲートとｎチャネルトランジスタ２２のゲートへ接
続されているＰＧＭ線も読出し動作中は高電位である。

そのためにトランジスタ５２はターンオフされ、トラン
ジスタ２２がターンオンされて、局部加算線ＩＬが８３
２を流れる全体的な加算線電流に寄与できるようにする
。

プログラミングモード中は、線２７は接地されて電流ミ
ラーを動作不能状態にする。トランジスタ２２をターン
オフし、トランジスタ５２をターンオンするために、Ｐ
ＧＭ線４８は低い電位にもされる（たとえば接地）。そ
れから消去線４γが、プログラミング電位Ｖｐｐ（＝ｔ
ｚボルト）のような高い正の電位にされる。そうすると
トランジスタ４３がターンオンされ、それぞれの浮動ゲ
ートセルのソースをアース電位へ接続する。消去４７が
高い時はトランジスタ４４はターンオフされる。

また、プログラミングモード中は、ｖＰＧＭ／ＥＲＡＳ
Ｅ線５０がプログラミングドレインバイアスへ接続され
る。そのバイアスは、この実施例においては、５〜８ｖ
の間の任意の値とすることができる。全体的な加算線３
２が高い正電位にあると、トランジスタ５１と５２は「
オン」となり、線５０に存在するプログラミングおよび
消去電位を局部加算線３９へ接続できるようにする。入
力ベクトル線ｉＪ＋ｋにおける電位を選択的に上昇させ
ることにより、トランジスタ３γ、３８のような各浮動
ゲート装置を順次プログラムできる。

第１〜５図におけるトランジスタはＣＭＯ８法で製造で
きるから、プログラミングモードと消去モードの間は井
戸を適切にバイアスすることが重要である。ｎ井戸ＣＭ
Ｏ８法の場合には、トランジスタ２１と２２の井戸は、
ＧＳＬ線と　ＬＳＬ線へ加えることができる可能な最高
電圧（通常のＥＰＲＯＭ／ＥＥＰＲＯＭ製品ではｖｐｐ
）へ上昇させることができる。

消去モード中は、電圧基準線２７は接地されて電流ミラ
ーを動作不能にし、消去線４Ｔは低い電位（すなわちア
ース）にされ、ＰＧＭ線４８は高い正電位（たとえばＶ
ｐｐ＝１２ボルト）にされ、ＶＰＧＭ／ＥＲＡｉＩＥ線
５０は高い正電位（たとえば１２ボルト）へ接続される
。そうするとトランジスタ２３．５２．４３がターンオ
フされる。全体的な加算線３２が「高い」とするとトラ
ンジスタ４６と４２がオンにされて、線５０に存在する
プログラミングおよび消去電位を局部接地線４２へ結合
する接続路を設ける。この技術により、選択された列を
消去できる。

当業者には明らかなように、トランジスタ４６のソース
／上レイフ間電圧降下を避けるために、希望によっては
トラフジスフ４６０代シにｐチャネルトランジスタを使
用できる。その場合には、全体的な加算線３２に低い電
位を加えることにより列選択が行われる。更に、消去線
４７が局部化されたとすると、すなわち、各ブロックに
別々の消去線が設けられたとすると、選択されたブロッ
クの選択された列へ消去動作を局部化できる。

前記した結合回路網より第４図に示す結合回路網が優れ
ている点は、第４図の結合回路網が、プログラミング／
消去動作中に近くのブロックを乱すことを減少すること
である。更に、低価格のフラッシュＥＥＰＲＯＭがパタ
ーン一致セルに用いられる場合に、選択されたブロック
の選択された列に対して局部フラッシュ消去動作を行う
ことができる。（現在は、通常のＥＥＦＲＯＭセルは、
フラッシュＥＥＰＲＯＭセルより数倍大きく、より複雑
な処理を必要とする。） 次に、基本的な結合回路網の更に別の実施例が示されて
いる第５図を参照する。第５図の回路は負ブロック重み
の実現にとくに有用である。第２〜４図に示すものと同
様に、第５図におけるトランジスタ２０と２１は基本的
な電流ミラーを形成する。増幅器４１とｎチャネルトラ
ンジスタ２３は読出し動作中にドレインバイアス電圧を
局部加算線４２へ供給する。第５図の別の実施例はｎチ
ャネルトランジスタ６１は全体的な加算線３２と局部加
算線４２の間に接続される。トランジスタ６１のゲート
はｎチャネルトランジスタ６０の一端へ接続される。ト
ランジスタ６０の他端は増幅器４１の出力端子へ結合さ
れ、ゲートは線５６（Ｗ−と記されている）へ結合され
る。ｎチャネルトランジスタ５４が増幅器４１の出力端
子とトランジスタ２３のゲートの間に接続される。トラ
ンジスタ５８のゲートは線５５（Ｗ＋と記されている）
へ結合される。前と同様に、基準電圧線２γ、ＶＲＥＦ
、が増幅器４１の正入力端子へ結合されて、神経回路網
内の各ブロックへ重みを供給する。

線５５が１高く」、線５６が「低い」と仮定すると、ト
ランジスタ５８がオン、トランジスタ６０がオフであっ
て、上記のように、ブロックは読出し動作のために結合
される（すなわち、ブロックへ正の結合が割当てられる
）。しかし、線５５が１低く」、線５６が１−高い」と
すると、トランジスタ６０がオン、トランジスタ５８が
オフとなって逆極で結合が行われる。したがって、割当
てられたブロック重みが符号つきの値をとるような状況
においては第５図の回路は有用である（いぜんとして、
重み関数の大きさは電圧ＶＲＥＦで制御できる）。

第５図においては、図示を簡明にするためにプログラミ
ングおよび消去経路回路は示していないことに注目され
たい。また、電流ミラーは結合比１で示しである。結合
比１は妥当であるが、極性の一致のためには不要である
。他の結合比、すなわち１以下、を実現するために、負
重み経路のために付加電流ミラーを必要とする。

以上の説明を読んだ後では本発明の数多の変更が当業者
には疑いもなく明らかであろうが、図示し、かつ説明し
た特定の実施例は限定するものと考えられることを決し
て意図するものではない。

たとえば、この開示は排他的オア一致セルを用いてＬＳ
ＢＡを実現する特定の方法を示したが、この出願で開示
した基本概念を用いることにより、種々のセルと種々の
アレイを用いる他の実現もできる。一般に、種々の計算
アレイのために種々の結合回路を必要とする。

【図面の簡単な説明】

第１Ａ図は本発明の一実施例の第１の部分を示し、第１
Ｂ図は本発明の一実施例の第２の部分を示し、第２図は
個々の局部加算線を関連する全体加算線へ結合するため
に用いられる結合回路網を詳しく示す第１Ａ図と第１Ｂ
図の回路網の一部を示し、第３図は第１図と第２図に示
す結合回路網の別の実施例を示し、第４図は第１図乃至
第３図に示す結合回路網の更に別の実施例を示し、第５
図は第１図乃至第４図に示す結合回路の更に別の実施例
を示す。 １２・・・・結合回路、１４・・・・排他的オアセル、
１５Φｅ１１・アレイブロック、１８・・・・神経回路
網、３２・・・・全体加算線、３９・・・・局部加算線
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Claims (3)

【特許請求の範囲】
1. （１）複数のブロックを備え、各ブロックは、２つの２
   進パターンの間の一致を計算するためのアレイを形成す
   るように配置された複数のセルを備え、それらのセルは
   、前記ブロック内の複数の局部加算線へ電流を寄与し、
   前記局部加算線は、前記ブロックの全局部電流が前記一
   致に対応するように、前記セルからの個々の電流寄与を
   加え合わせることを特徴とする連想回路網。
2. （２）複数の全体的な列線により互いに結合される複数
   のブロックを備え、各前記ブロックは、アレイを形成す
   るように配置された複数の半導体セルを備え、前記アレ
   イは複数の局部列線を有し、各列線は前記セルの別々の
   列へ結合され、前記アレイの各セルは出力電流を発生し
   、その出力電流の値は、入力電圧ベクトルの対応する素
   子と前記セルに格納されている重みパターンの間の相対
   的な一致に依存し、前記出力電流は各前記局部列線を流
   れる局部加算電流に寄与し、各局部加算電流が、２つの
   ２進パターンの間のハミング距離に対応する値を有する
   全体的な加算電流に寄与するように、前記ブロックは、
   各前記局部列線を対応する１つの前記全体的な列線へ結
   合する複数の結合装置も含むことを特徴とする２進パタ
   ーンの間のハミング距離を計算する連想回路網。
3. （３）複数のブロックを備える神経回路網において、各
   ブロックは、複数の列線に沿つて配置された複数のセル
   を備え、それらのセルは、セルに加えられた入力パター
   ンと格納されている重みパターンの間の一致に比例して
   電流を前記列線へ寄与し、前記ブロックは、ブロックの
   列線に流れこむ電流を、前記全体的な加算線において、
   他のブロックに関連する他の列線からの電流に加え合わ
   せることができるように、各前記列線を関連する全体的
   な加算線へ結合するために前記列線に関連する複数の結
   合装置を更に備え、前記回路網の全ての全体的加算線に
   より発生された全電流が入力パターンと前記回路網の格
   納されている重みパターンの間の全一致を表すものを供
   給することを特徴とする神経回路網。