JPH03121546A - キャッシュメモリ内蔵マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュメモリ内蔵マイクロプロセッサに関
し、特にパイプライン処理機能を有するキャッシュメモ
リ内蔵マイクロコンピュータに関する。

〔従来の技術〕

半導体技術の進歩により、高性能マイクロプロセッサを
実現する基板技術が揃うようになってきている。

高性能マイクロプロセッサを実現するときに重要となる
技術に ・パイプライン処理 ・ストリームライン処理 ・キャッシュメモリ がある。

パイプライン処理とは、 ・命令の実行を複数のステージに分割する・各々のステ
ージを担当する別個のハードウェアユニットを用意する ・命令実行を流れ作業的に行う という特徴を有し、高い性能を達成するための方式であ
る。

さらにこれらに ・パイプラインが乱−れないように各命令機能が十分に
シンプルである ・各命令機能が直接ハードウェアにより単一マシンサイ
クルで実行される という特徴を付加した場合にｒストリームライン処理１
と呼ぶ。流れ作業が途絶えないようにパイプラインおよ
び命令機能を設計することで、ハードウェアを１００％
近い効率で実行させる考えである。

ここで、単一マシンサイクルで実行できる命令を持つこ
とは必ずしも簡単な命令のみをハードウェア化している
わけではない。単一マシンサイクルで実行できるものの
、それに伴う内部処理が複。

雑な場合もある。

パイプライン処理で解決しなければならない問題の一つ
に、分岐系命令の処理がある。

分岐系命令は、 ・プログラム実行のうち１５％から３０％はどを占める
こと ・パイプラインの動作を乱すこと が昔から知られている。

パイプライン処理は命令を逐次的に実行する場合に威力
を発揮しハードウェア資源を１００％近い効率で使うこ
とができるが、分岐系命令が頻出するようなプログラム
では分岐のためにパイプラインに空きができ、性能を十
分に発揮することができない。

そこで、ユーザが独立にプログラムできるように分岐系
命令処理ユニットを分離し、命令フォーマットの中に独
立のフィールドを設けることで、分岐系命令の処理を高
速化することが考えられた。すなわち、 ・演算系命令の処理ユニット ・ロード／ストア命令のユニット ・分岐系命令の処理ユニット の並列処理である。従来までは演算系命令の処理ユニッ
トとロード／ストア命令のユニットの並列処理は実現さ
れている。専用の分岐系処理ユニットの追加により、 ・命令キャッシュメモリとのハードウェアの一体化を図
れる ・分岐系命令のデコードを速く行える ・分岐先のアドレス計算および命令キャッシュへのアク
セスを速く行える という利点がある。

以上に述べた、 ・ストリームライン処理 ・分岐系命令の処理ユニットと演算系命令の処理ユニッ
ト、ロード／ストアのユニットの並列処理 を特徴とするマイクロプロセッサをストリームラインド
　パラレルプロセッサ　アーキテクチャ−（Ｓｔｒｅａ
ｍｌｉｎｅｄ　Ｐａｒａｌｌｅｌ−Ｐｒｏｃｅｓｓｏｒ
　　Ａｒｃｈｉｔｅ、−ｃｔｕｒｅ）、略して５ｕｐｒ
ａシステムと呼ぶことにする。

５ｕｐｒａシステムが命令を実行していくためには、各
マシンサイクル毎に命令をプロセッサに供給しなければ
ならない０通常、コンピュータシステムでは命令実行は
かなり局所性の高い振舞いをすることが知られている。

キャッシュメモリの使用により、速度の速い主記憶部を
有さずとも、少量の高速メモリによりこれを実現するこ
とができる。すなわち、小容量の高速メモリをチップ内
に持つことにより、速度の遅い主記憶部と高速のプロセ
ッサの速度の差を吸収する。

また、キャッシュメモリを、 ・命令キャッシュ ・データキャッシュ に二分割することで、 ・分岐の制御などをシンプルにできる ・キャッシュメモリへのバスバンド幅を実質的に二倍に
できる という利点がある。すなわち、階層的記憶システムの導
入によりハードウェアの簡単化と、ＣＰＵを遊休させる
ことなく命令実行を行わせることができる。

次に、本発明の対象となるキャッシュメモリの制御につ
いて説明する。

キャッシュメモリは、パイプラインが流れ作業的に処理
を継続するためには欠がせないものであることは既に述
べた。キャッシュメモリは最近使われたデータを保持す
るためのものであるから、使用したことのないデータへ
のアクセスを行おうとするとキャッシュメモリ内には存
在しない状態が発生する。これをキャッシュミスと言う
。

キャッシュミスが起こると、該当するデータを含む主記
憶部内のブロックをキャッシュメモリにロードする。キ
ャッシュミスはパイプライン処理を乱すために、パイプ
ライン構造では特に注意が必要である。キャッシュミス
が発生したならばパイプライン動作を停止させる。

第４図にパイプライン動作のタイミングチャートを示す
。ここで、命令キャッシュメモリとデータキャッシュメ
モリに対しては１クロツクサイクル、１マシンサイクル
でアクセスできるものとしている。このときキャッシュ
アクセスがキャッシュミスになったかどうかはクロック
の後半に判断ができる。なお、５ｕｐｒａシステムでは
命令キャッシュのミスとデータキャッシュのミスが同時
に発生する可能性がある。

キャッシュミスの処理は、通常専用のハードウェアによ
る制御が中心となっていた。キャッシュミスが発生する
とこのハードウェアが動作し、命令実行を停止させ、ミ
スしたキャッシュメモリのブロックを主記憶部からロー
ドする。

〔発明が解決しようとする課題〕

上述した従来のキャッシュメモリ内蔵マイクロプロセッ
サは、キャッシュミスの制御が主に専用のハードウェア
により行なわれ、キャッシュミスの発生時には命令実行
の停止、キャッシュメモリのブロックの入替え等を行う
構成となっているので、パイプライン処理におけるハー
ドウェア資源の遊休部分が生じハードウェア資源の使用
効率が低下するという欠点がある。

本発明の目的は、ハードウェア資源の使用効率の向上及
びハードウェア資源の節減をはかることができるキャッ
シュメモリ内蔵マイクロプロセツアを提供することにあ
る。

〔課題を解決するための手段〕

本発明のキャッシュメモリ内蔵マイクロプロセッサは、
特定のアドレスをもちこの特定のアドレスにキャッシュ
ミスを処理するための専用プログラムが常駐するキャッ
シュメモリと、キャッシュミスが発生したとき前記特定
のアドレスをアクセスすると共に、前記キャッシュミス
が発生した命令の少なくとも実行結果の出力を停止しか
つこの命令のアドレスを保存する中央処理部とを有して
いる。

〔作用〕

キャッシュミスの制御に専用のハードウェアを使用しな
いでソフトウェアにより実現するためには、次の点を考
慮する必要がある。

・キャッシュミスが発生したとき、ただちにキャッシュ
ミス処理ルーチンに分岐できること・そのソフトウェア
ル−チン自身がキャッシュミスとならないこと ・ソフトウェアからキャッシュメモリが通常のメモリの
ようにアクセスできること そこで本発明においてこれらを実現するために、 ・パイプライン処理において、キャッシュミスが発生し
たときに現在の命令の実行を止めずに、その命令を終了
させる。具体的には演算やアクセスは行わせるがその結
果をレジスタ／メモリに書き込みを行わずに結果を捨て
る。次に実行すべき命令のアドレスを、通常のアドレス
ではなくキャッシュミスを処理する専用ルーチンに強制
的に変更し、そのアドレスに分岐する。

・命令キャッシュメモリの一部を追出し不可能なブロッ
クとして定義し、あたかもそこをｒマイクロコードＲＯ
ＭＪとして使用できるようにする。キャッシュミス処理
ルーチンをそこに常駐させる。ＲＯＭであってもＲＡＭ
であってもかまわない。

・このブロックに特定のアドレスを付加する。

という手法を採用した。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示すブロック図である
。

キャッシュメモリ１は、 ・命令キャッシュメモリ１１、 ・データキャッシュメモリ１２、 そして、これらが主記憶とインターフェースするための
制御回路である、 ・命令バスインターフェース１３、 ・データバスインターフェース１４、 からなる。

中央処理部２はパイプライン処理構造をとっており、 ・命令フェッチおよび分岐を制御する分岐制御ユニット
２１、 ・命令をデコードする命令デコードユニット２、 ・命令を実行する演算器（ＡＬＵ）などを保持する命令
実行ユニット２３、 ・命令がメモリとのロード／ストア命令だった場合にオ
ペランドアドレス計算およびメモリアクセスを担当する
メモリアクセスユニット２４、・これらのユニットが参
照するマルチボートの汎用レジスタのファイル２５、 からなる。

キャッシュメモリ１からのキャッシュミスは、キャッシ
ュミス通知信号ＣＭＭを通じて行なわれる。

次に、この実施例の動作について説明する。

第２図はこの実施例のパイプライン構造による命令実行
の様子を示すタイミング図である。

命令は命令キャッシュメモリ１１がらフェッチされる。

その後、フェッチされた命令コードは、・命令デコード
ユニット２２と命令実行ユニット２３ ・メモリアクセスユニット２４ ・分岐制御ユニット２１ に同時に送られる。その後、 ・演算系命令だったとき、 ・命令デコードユニット２２と命令実行ユニット２３は
、オペランドとなるデータを汎用レジスタファイル２５
から読み出し、 ・命令実行ユニット２３にあるＡＬＵなどを用いて演算
を行い、 ・その結果を汎用レジスタファイル２５に書き込む。

・ロード／ストア命令だったとき、 ・メモリアクセスユニット２４は、オペランドアドレス
を指定するレジスタを汎用レジスタファイル２５から読
み出し、 ・ストア命令のときはオペランドとなるデータとともに
データキャッシュメモリ１２に書き込み、 ・ロード命令であればデータキャッシュメモリ１２をア
クセスし、その結果を汎用レジスタファイル２５に書き
込む。

・分岐系命令だったとき、 ・分岐制御ユニット２１は分岐先アドレスとなる実行ア
ドレス（ＥＡ）を計算し、 ・命令キャッシュメモリ１１をアクセスする。

というように、命令の種類にしたがって処理が行われる
。

命令実行は、命令Ａ、命令Ｂ、命令Ｃとパイプライン的
に重ね合わされて実行される。

次に、命令キャッシュメモリ１１へのアクセスがキャッ
シュミスになった場合を考える。

第２図は、命令Ｂをフェッチしようとしたときにキャッ
シュアクセスがミスした場合を示している。このとき、 ・命令キャッシュメモリ１１から出力されるデータを命
令Ｂとして実行させる。

・しかしこの命令コード自身は命令Ｂとして実行する命
令とは異なったものなので、命令実行から生れる結果、
たとえばメモリへのロード／ストアや演算結果のレジス
タへの書き戻しは停止させる。

・キャッシュミス通知信号ＣＭＭは分岐制御ユニット２
１へ入力され、分岐制御ユニット２１はキャッシュミス
処理ルーチンへの分岐命令を強制的に命令３として与え
る。このとき、停止した命令Ｂのアドレスを、後の命令
再実行に備えて特別なレジスタに保存しておく。

・キャッシュミス処理ルーチン自身は命令キャッシュメ
モリ１１のなかに保持しておく、シかしこれらはキャッ
シュされたデータとしてキャッシュメモリ１から追出さ
れることはなく、命令キャッシュメモリ１１のなかに常
駐している。ある種のＲＯＭであると考えるとｒマイク
ロコード」として取り扱える。

と制御する。

このように、キャッシュミスを処理する機能を分岐制御
ユニット２１等に持たせ、キャッシュメモリ１にキャッ
シュミス処理ルーチンを常駐させることにより、ハード
ウェア資源の使用効率を高め、キャッシュミス処理専用
のハードウェアが不用となる。

第３図は本発明の第２の実施例を示すブロック図である
。

この実施例が第１図に示された実施例と相違する点は、
データキャッシュメモリ１２Ａのミスの処理のためにキ
ャッシュメモリ通知信号ＣＭＭ２を追加した点である。

この場合の処理のながれも、第１の実施例とほとんど同
じである。唯−異なっている処理は、キャッシュミス通
知信号ＣＭＭ１による命令キャッシュメモリ１１のミス
と、キャッシュミス通知信号ＣＭＭ２によるデータキャ
ッシュメモリ１２Ａのミスを区別し、適切なキャッシュ
ブロックの入替えを行なうようにした点である。

〔発明の効果〕

以上説明したように本発明は、キャッシュミスを処理す
る機能を中央処理部の分岐制御ユニット等に分担させ、
キャッシュメモリにキャッシュミス処理ルーチンを常駐
させる構成とすることにより、ハードウェア資源の使用
効率を向上させることができ、かつハードウェア資源の
節減をはがることができる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図に示された実施例の動作を説明するための各
部の動作タイミング図、第３図は本発明の第２の実施例
を示すブロック図、第４図は従来のキャッシュメモリ内
蔵マイクロプロセッサの動作を説明するための中央処理
部各部の動作タイミング図である。 １、ＩＡ・・・キャッシュメモリ、２，２Ａ・・・中央
処理部、１１・・・命令キャッシュメモリ、１２，１２
Ａ・・・データキャッシュメモリ、１３・・・命令バス
インタフェース、１４・・・データバスインタフェース
、２１．２１Ａ・・・分岐制御ユニット、２２・・・命
令デコーダ、２３・・・命令実行ユニット、２４・・・
メモリアクセスユニット、２５・・・汎用レジスタファ
イル。

Claims (1)

【特許請求の範囲】
1. 特定のアドレスをもちこの特定のアドレスにキャッシュ
   ミスを処理するための専用プログラムが常駐するキャッ
   シュメモリと、キャッシュミスが発生したとき前記特定
   のアドレスをアクセスすると共に、前記キャッシュミス
   が発生した命令の少なくとも実行結果の出力を停止しか
   つこの命令のアドレスを保存する中央処理部とを有する
   ことを特徴とするキャッシュメモリ内蔵マイクロプロセ
   ッサ。