JPH03119397A - パターンマッチング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、音声等のパターン認識システムの主要構成要
素であるパターンマツチング装置に関する。

〔従来の技術〕

従来のこの種のパターンマツチング装置を第５図及び第
６図を用いて説明する。第５図はブロック図を示し、第
６図は標準パターンメモリの配列の一例を示す図で、１
個の標準パターンは一般に時系列のデータで数百バイト
以上のデータ量を有する。

第５図において、入力端子ｌから与えられた入力パター
ンは、標準パターンメモリＩ６から読みだした標準パタ
ーンとパターンマツチングを行なうマツチング部で比較
され、マツチング結果は出力端子１１から出力される。

アドレス発生部１８は標準パターンメモリ１６のアドレ
スを発生する回路で入力端子１５から入力された標準パ
ターンメモリの読み出し開始アドレスから入力端子１５
から入力された標準パターンメモリ１６の読み出し終了
アドレスまでのアドレスを発生する。メモリ制御部１７
は標準パターンメモリのリード信号の発生、及びアドレ
ス発生部１８で発生する標準パターンメモリのアドレス
を発生するタイミングを制御している。

パターンマツチング装置では、標準パターンを切り替え
てパターンマツチングを行なうことがある。例えば、音
声認識で地名の認識を行なう場合、都道府県、布部、区
町の全てのパターンとマツチングを行なうと読み方の似
ている地名があると誤認識が起こることがあり、さらに
マツチングするパターン数が多いので音声を入力してか
ら認識結果が出力されるまでの応答時間が遅くなるので
、最初に都道府県の認識を行い、次に都道府県の認識結
果によりその都道府県の市または郡の標準パターンを選
択して市または郡の認識を行なう。同じように市または
郡の認識結果によりその市または郡の区または町の標準
パターンを選択して区または町の認識を行なう。地名の
認識の他にパターンマツチングを階層的に行なうことが
多い。

上記のように標準パターンを切り替えてパターンマツチ
ングを行なう場合、標準パターンは複数組準備する必要
がある。次の３組の標準パターンを使用する場合につい
て説明する。

標準パターンセット１：パターン１．２．３．４．５標
準パターンセット２：パターン３．５．６．７．８標準
パターンセット３：パターン４．６．８．９アドレス発
生部１８に設定する標準パターンメモリ１６の読み出し
開始アドレス及び標準パターンメモリ１６の読み出し終
了アドレスは、ソフトウェア制御によりマイクロプロセ
ッサ等で設定するが、標準パターンメモリのリードサイ
クル時間と比べると非常に遅い（一般に数十分の１）の
で、マツチングを実行中に各標準パターンの読み出し開
始アドレス及び読み出し終了アドレスの設定を行なうと
、マツチング結果の出力時間が遅くなり実用的でなくな
る。このためアドレス発生部１８に設定する標準パター
ンメモリ１６の読み出し開始アドレス及び読み出し終了
アドレスは、各標準パターンセットの開始アドレス及び
終了アドレスを設定する。

第５図のブロック構成のパターンマツチング装置のｍｌ
パターンメモリＩ６のパターン配列は第６図のように標
準パターンをリードする順番に連続して配列する必要が
ある。このため上記の３組の標鵡パターンセットでパタ
ーン３とパターン４及びパターン６は同じパターンが２
個ずつ登録されている。

〔発明が解決しようとする課題〕

上述したように従来のパターンマツチング装置は、標準
パターンを切り替えてパターンマツチングを行なう時、
標準パターンセット間で同じ標準パターンを使用する場
合重複して同じパターンを登録する必要があるため標準
パターンメモリの容量を多くしなければいけないという
欠点があった。

〔課題を解決するための手段〕 本発明の目的は、標準パターンメモリの容量を増やさず
、かつ高速なパターンマツチングの可能なパターンマツ
チング装置を提供することにある。

このため本発明では、標準パターンメモリの読み出し開
始アドレスおよび終了アドレスをあらかじめアドレス情
報メモリに記憶させ、アドレス情報メモリから必要なア
ドレスを読み出して用いることにより、目的を達成して
いる。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。図
において本発明のパターンマツチング装置は、アドレス
入力端子７から与えられたアドレスを受け、動作制御部
１０の制御に従いアドレス情報メモリ６の読み出しアド
レスを発生するアドレス発生部９と、動作制御部１０の
制御に従いアドレス情報メモリ６の読み出しクロックを
発生する第１のメモリ制御部８を有している。一方、標
準パターンの読み込まれた標準パターンメモリ３に対し
ても、動作制御部１０の制御に従い読森出しクロックを
発生する第２のメモリ制御部４と、アドレス情報メモリ
６から読み出されたアドレス情報を受け、動作制御部１
０の制御で読み出しアドレスを発生するアドレス発生検
出部５が設けられている。アドレス発生検出部５は、ア
ドレス発生機能の他に、標準パターンの読み出しの終了
を動作制御手段１０に指示する検出機能を有する。

マツチング部２は従来例と同様にパターン入力端子ｌか
ら与えられた入力パターンと、標準パターンメモリ３読
み出された標準パターンとのパターンマツチングを行い
、その結果を出力端子１１から出力する。

動作について説明する。まず最初に、アドレス入力端子
７から標準パターンメモリ３から読み出しを行う標準パ
ターンセットを構成する各標準パターンの先頭アドレス
及び終了アドレスが記憶されているアドレス情報メモリ
６中領域の先頭アドレスを入力し、アドレス発生部９に
与える。たとえばアドレス情報が第２図（ａ）に示す様
にアドレス情報メモリ６に記憶されていて、標準パター
ンセラ）１についてのパターンマツチングを行う場合、
パターンｌのアドレス情報が書き込まれているアドレス
を与えればよい。アドレス発生部９は、アドレス入力端
子７からアドレスが設定されると、動作制御部１０に通
知する。この通知を受けて動作制御部１０はアドレス発
生部９および第１のメモリ制御部８に対して動作開始を
指示する。第１のメモリ制御部８はクロック発生手段を
有し、読み出しクロックをアドレス情報メモリ６に与え
る。

アドレス発生部９は、たとえば、設定されたアドレスを
初期値とし、第１のメモリ制御部が発生する読み出しク
ロックと同一のクロック信号で値を＋１するカウンタを
有し、アドレス情報メモリ６の読み出しアドレスを発生
する。アドレス情報メモリ６から読み出されたパターン
１のアドレス情報はアドレス発生検出部５に与えられる
。アドレス発生検出部５はパターン１のアドレス情報を
受けると、動作制御部１０に通知する。動作制御部ｌＯ
は、アドレス発生検出部５から、アドレス情報を受信し
た旨の通知を受けると、第１のメモリ制御部８およびア
ドレス発生部９の動作を停止させるとともに、第２のメ
モリ制御部４およびアドレス発生検出部５に対し動作開
始を指示する。第２のメモリ制御部４は第１のメモリ制
御部８と同様に、予め定められた周波数を有する読み出
しクロックを発生し、標準パターンメモリ３へ供給する
。一方、アドレス発生検出部５は、アドレス情報メモリ
６から受信したパターンエのアドレス情報に基づき、標
準パターンメモリ３に対する読み出しアドレスを発生す
る。パターン１のアドレス情報が、標準パターンメモリ
３に記憶されたパターンｌの先頭アドレスおよび終了ア
ドレスだとすれば、アドレス発生検出部５は、たとえば
初期値が先頭アドレスでメモリ制御部４が発生する読み
出しクロックと同期してその値を＋１するカウンタと、
このカウンタの値と終了アドレスを比較する手段を有し
、カウンタの値が終了アドレスと等しくなるまで標準パ
ターンメモリ３の読み出しを続ける。カウンタ値が終了
アドレスと等しくなるとアドレス発生検出部５は動作制
御部１０へ通知し、動作制御部１０は第２のメモリ制御
部４およびアドレス発生検出部５の動作を停止させると
ともに、第１のメモリ制御部８およびアドレス発生部９
の動作を再開させる。この結果アドレス情報メモリ６か
らはパターン２のアドレス情報が読み出され、パターン
１０時と同様に標準パターンメモリ３からパターン２の
読み出しが行われる。

以上の動作をパターン３，４；　５について繰り返し行
うと、アドレス情報メモリ６からは終端フラグが読み出
される。終端フラグは標準パターンセットの終了を示す
たとえばユニークなデータであり、アドレス発生検出部
５には終端フラグの検出手段が設けられている。アドレ
ス発生検出部５で終端フラグが検出されると、動作制御
部１０はアドレス発生部９から新たな開始アドレスの入
力があった旨の通知を受けるまで、第１および第２のメ
モリ制御部８および４．アドレス発生部９およびアドレ
ス発生検出部５の動作を停止する。このような構成によ
り、標準パターンメモリ３は第３図に示す様に、同一の
標準パターンを複数持つ必要がなくなり、しかもアドレ
ス情報は一般に標準パターンの数回分の−の容量である
ためメモリ容量を大幅に節約できる。

本実施例においては標準パターンセットの終了を、終端
フラグをアドレス情報メモリ６に書き込むとともに、ア
ドレス発生検出部５に終端フラグの検出手段を設けるこ
とで検出していた。このかわりに最初アドレス入力端子
７からアドレス発生部９へ与えるアドレスを、アドレス
情報メモリ６の読み出し開始アドレスおよび終了アドレ
スの２つとし、アドレス発生部９に、終了アドレスの検
出手段を設けることも可能である。この場合、アドレス
情報メモリ６内のアドレス情報は第２図（ｂ）に示す様
になる。第２図（ｂ）において、終了アドレスとして使
用するのは各標準パターンセットの後にある空白の部分
に対応するアドレスとなる。

第４図に、本発明によるパターンマツチング装置の第２
実施例を示す。第１図に示す第１実施例において標準パ
ターンメモリ３及びアドレス情報メモリ６を独立したメ
モリ素子により実現していた。これに対し第２実施例で
は、１つのメモリ素子のアドレス空間を分割して用いる
ことを特徴としている。第４図にお（・て第１および第
２のセレクタ１３および１４はそれぞれ第１および第２
のメモリ制御部４および８とアドレス発生部９およびア
ドレス発生検出部５に接続され、動作制御部１０の制御
により入力信号の一方を出力する。この制御は、動作制
御部１０が第１および第２のメモリ制御部８および４と
、アドレス発生部９およびアドレス発生検出部５に行う
ものと同一でよく、第１のメモリ制御部８とアドレス発
生部９が動作中には共用メモリ１２に対して第１のメモ
リ制御部８が発生する読み出しクロックと、アドレス発
生部９が発生する読み出しアドレスが供給されるよう、
第１および第２のセレクタ１３および１４を制御する。

同様に第２のメモリ制御部４とアドレス発生検出部５が
動作中には第２のメモリ制御部４の発生する読み出しク
ロックとアドレス発生検出部５の発生するアドレスを共
有メモリ１２に与える。その他の動作については第１図
に示した第１実ｂＦｘ例と同一である。この第２実施例
においてはメモリ素子が１つで済むため装置の小型化を
図ることができる。

〔発明の効果〕

以上説明したように、本発明によれば、標準パターンセ
ントに対応した読み出しアドレスの組をメモリに予め記
憶し、順次読み出すことにより、標準パターンメモリの
容量を大幅に削減することが可能となる。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示すパターンマツチン
グ装置のブロック図、第２図（ａ）および（ｂ）は本発
明のパターンマツチング装置の標準パターンのアドレス
情報を保持するメモリの構成の一例を示し、第３図は本
発明のパターンマツチング装置の標準パターンメモリの
構成の一例を示す。 第４図は本発明の第２の実施例を示すパターンマツチン
グ装置のブロック図である。 第５図は従来のパターンマツチング装置の一例を示すブ
ロック図、第６図は従来のパターンマッアドレス チング装置の標準パターンメモリの構成の一例を示す。 第１図、第４図および第５図において、ｌ・・・・・・
入力パターン入力端子、２・・・・・・マッチンク部、
３・・・・・・標準パターンメモリ、４・・・・・・第
２のメモリ制御部、５・・・・・・アドレス発生検出部
、６・・・・・・アドレス情報メモリ、７・・・・・・
アドレス入力端子、８・・・・・・第１のメモリ制御部
、９・・・・・・アドレス発生部、１０・・・・・・動
作制御部、１１・・・・・・パターンマツチング結果出
力端子、１２・・・・・・共用メモリ、１３．１４・・
・・・・セレクタ。

Claims (2)

【特許請求の範囲】
1. （１）予め用意した複数種の標準パターンの任意の組み
   合わせから構成される標準パターンセットを用い、与え
   られた入力パターンとのマッチングを行い結果を出力す
   るパターンマッチング装置において、 前記複数種の標準パターンを重複することなく記憶する
   標準パターンメモリと、 前記複数種の標準パターンと前記標準パターンセットと
   の関係を示す組み合わせ情報を有する組み合わせ情報メ
   モリと、 この組み合わせ情報メモリから外部から与えられる前記
   標準パターンセットの選択信号に対応した前記組み立て
   情報を読み出し、対応する前記標準パターンセットを前
   記標準パターンメモリから発生させる制御手段と、 前記マッチングを行い、その結果を出力するマッチング
   手段とから構成されることを特徴とするパターンマッチ
   ング装置。
2. （２）前記制御手段が、 前記選択信号の入力を検知し、検知信号を発生する手段
   と、 前記検知信号および第３の制御信号を受け、第１および
   第２の制御信号を発生する制御信号発生手段と、 前記第１の制御信号と前記選択信号を受け、前記選択信
   号に対応した前記組み合わせ情報メモリの読み出しアド
   レスを発生する第１のアドレス発生手段と、 前記第２の制御信号および前記組み合わせ情報を受け、
   前記組み合わせ情報に対応した前記標準パターンメモリ
   の読み出しアドレスを発生するとともに、前記第３の制
   御信号を発生する第２のアドレス発生手段とから構成さ
   れることを特徴とする特許請求の範囲第１項記載のパタ
   ーンマッチング装置。